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公开(公告)号：KR101881106B1
公开(公告)日：2018-07-24
申请号：KR1020170016361
申请日：2017-02-06
Applicant: 성균관대학교산학협력단
Abstract: 본발명의파이형감쇠기는, 입력단자에인가되는입력신호를스위칭신호에따라감쇠시켜출력단자로출력하는파이형감쇠기로서, 일단이상기입력단자에연결되고, 타단이상기출력단자에연결되는제1 스위치그룹; 일단이상기입력단자에연결되고, 타단이전원전압에연결되는제2 스위치그룹; 및일단이상기출력단자에연결되고, 타단이상기전원전압에연결되는제3 스위치그룹을포함한다.
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公开(公告)号：KR20180062702A
公开(公告)日：2018-06-11
申请号：KR20160162674
申请日：2016-12-01
Applicant: 성균관대학교산학협력단
Abstract: 본발명의시간지연회로는병렬로배열된복수의커패시터를포함하는커패시터배열; 입력단으로부터상기복수의커패시터와각각연결되는복수의제1 독립경로를포함하고, 상기복수의제1 독립경로중 하나의제1 독립경로를활성화시키는입력스위치회로; 및상기복수의커패시터로부터출력단과각각연결되는복수의제2 독립경로를포함하고, 상기복수의제2 독립경로중 하나의제2 독립경로를활성화시키는출력스위치회로를포함한다.
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公开(公告)号：KR101798042B1
公开(公告)日：2017-11-16
申请号：KR1020160126083
申请日：2016-09-30
Applicant: 성균관대학교산학협력단
IPC: H03K17/693 , H03K17/687 , H03F1/22
Abstract: 본발명의 DPDT 스위치는, 제1 핀(pin)과제3 핀사이를연결하고, 제1 중간노드를포함하는제1 캐스코드증폭부(cascode amplifying unit); 및제2 핀과제4 핀사이를연결하고, 상기제1 중간노드를공유하는제2 캐스코드증폭부를포함한다.
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公开(公告)号：KR101777681B1
公开(公告)日：2017-09-12
申请号：KR1020160126084
申请日：2016-09-30
Applicant: 성균관대학교산학협력단
Abstract: 본발명의기판집적형도파관은, 전자기파신호의진행방향인제1 방향으로연장되는기판; 상기기판의상부면에위치한상부금속판; 상기기판의하부면에위치한하부금속판; 상기기판의일측부를관통하고, 상기상부금속판과상기하부금속판을연결하며, 상기제1 방향으로배열되는복수의제1 금속비아; 상기복수의제1 금속비아중 적어도하나와직렬로연결된제1 임피던스유닛을포함한다.
Abstract translation: 本发明的衬底集成波导包括：在电磁波信号的第一方向的方向上延伸的衬底; 设置在基板的上表面上的上金属板; 设置在基板的下表面上的下金属板; 多个第一金属通孔，穿过所述基板的一侧，将所述上金属板连接到所述下金属板，并沿所述第一方向布置; 以及与多个第一金属通孔中的至少一个串联连接的第一阻抗单元。
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Patent Agency Ranking
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公开(公告)号：KR102127154B1
公开(公告)日：2020-06-26
申请号：KR1020180038282
申请日：2018-04-02
Applicant: 성균관대학교산학협력단
IPC: G01S13/02
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公开(公告)号：KR101929890B1
公开(公告)日：2018-12-17
申请号：KR1020160162674
申请日：2016-12-01
Applicant: 성균관대학교산학협력단
Abstract: 본 발명의 시간 지연 회로는 병렬로 배열된 복수의 커패시터를 포함하는 커패시터 배열; 입력단으로부터 상기 복수의 커패시터와 각각 연결되는 복수의 제1 독립 경로를 포함하고, 상기 복수의 제1 독립 경로 중 하나의 제1 독립 경로를 활성화시키는 입력 스위치 회로; 및 상기 복수의 커패시터로부터 출력단과 각각 연결되는 복수의 제2 독립 경로를 포함하고, 상기 복수의 제2 독립 경로 중 하나의 제2 독립 경로를 활성화시키는 출력 스위치 회로를 포함한다.
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