公开(公告)号：KR102148914B1

公开(公告)日：2020-08-27

申请号：KR1020157018580

申请日：2013-12-12

Applicant: 소이텍

Inventor： 엔데르스게르하르트 ,  호프만프란쯔

IPC: H01L21/84 ,  H01L29/786 ,  H01L27/108 ,  H01L27/12

公开(公告)号：KR1020150133250A

公开(公告)日：2015-11-27

申请号：KR1020157030046

申请日：2014-03-13

Applicant: 소이텍

Inventor： 마쥐르카를로스 ,  호프만프란쯔

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/7855 ,  H01L21/30604 ,  H01L21/308 ,  H01L29/66484 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7845

Abstract: 본발명은단일채널을구현하는적어도두 개의핀들(FIN); 상기핀들사이에놓여진백 게이트(BG); 및상기핀들바깥에놓여진프론트게이트(FG)를포함하는이중게이트핀펫(1000)에관한것이다. 더욱이, 본발명은상기이중게이트핀펫을형성하는제조공정에관한것이다.

Abstract translation: 本发明涉及一种双栅极finFET，包括：至少两个实现单个沟道的散热片（FIN）; 放置在翅片之间的背栅（BG）; 和前门（FG），放置在散热片外。 此外，本发明涉及一种制造工艺，从而产生双栅极finFET。

公开(公告)号：KR101336219B1

公开(公告)日：2013-12-16

申请号：KR1020110128849

申请日：2011-12-05

Applicant: 소이텍

Inventor： 엔더스게르하르트 ,  횐라인볼프강 ,  호프만프란쯔 ,  마쭈레카를로스

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/84 ,  H01L27/10876 ,  H01L27/1207 ,  H01L29/4236 ,  H01L29/66621

Abstract: 본발명은반도체소자의제조를위한방법에관한것이며, 상기방법은제1 기판을제공하는단계, 상기제1 기판의표면영역내에도핑층을형성하는단계, 상기도핑층 상에매몰산화물층을형성하고, SeOI 웨이퍼를얻기위해상기매몰산화물층 상에반도체층을형성하는단계, 상기 SeOI 웨이퍼의제2 영역내의상기매몰산화물층 및상기반도체층을유지하면서, 상기 SeOI 웨이퍼의제1 영역으로부터상기매몰산화물층 및상기반도체층을제거하는단계, 상기제2 영역내에상부트랜지스터를형성하는단계, 및상기제1 영역내에하부트랜지스터, 구체적으로는리세스형채널어레이트랜지스터를형성하는단계를포함하고, 상기제2 영역내에 p-채널및/또는 n-채널트랜지스터를형성하는단계는상기도핑층 내에또는상기도핑층에의해백 게이트를형성하는단계를포함하고, 상기제1 영역내에트랜지스터, 구체적으로는리세스형채널어레이트랜지스터를형성하는단계는상기도핑층 내에또는상기도핑층에의해소스및 드레인영역들을형성하는단계를포함한다.

公开(公告)号：KR1020120082331A

公开(公告)日：2012-07-23

申请号：KR1020110128849

申请日：2011-12-05

Applicant: 소이텍

Inventor： 엔더스게르하르트 ,  횐라인볼프강 ,  호프만프란쯔 ,  마쭈레카를로스

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/84 ,  H01L27/10876 ,  H01L27/1207 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66712 ,  H01L29/7802

Abstract: PURPOSE: A fully depleted SOI(Silicon on Insulator) is provided to use a buried doped layer as a back gate layer by forming a thin high concentration doped n-layer within an SOI wafer. CONSTITUTION: A doped layer(5) is arranged within a surface region of a first substrate. A buried oxide layer(7) is arranged on the doped layer. A semiconductor layer(2) is arranged on the buried oxide layer in order to obtain a SeOI(Semiconductor on Insulator) wafer. The buried oxide layer and the semiconductor layer are eliminated from a first region of the SeOI wafer while maintaining the buried oxide layer and the semiconductor layer within a second region of the SeOI wafer. A top transistor is formed within the second region. A recessed type channel array transistor is formed within the first region.

Abstract translation: 目的：通过在SOI晶片内形成薄的高浓度掺杂n层，提供完全耗尽的SOI（绝缘体上硅）以使用掩埋掺杂层作为背栅层。 构成：掺杂层（5）布置在第一衬底的表面区域内。 掩埋氧化物层（7）布置在掺杂层上。 为了获得SeOI（绝缘体上半导体）晶片，在掩埋氧化物层上布置半导体层（2）。 将掩埋氧化物层和半导体层从SeOI晶片的第一区域除去，同时将掩埋氧化物层和半导体层保持在SeOI晶片的第二区域内。 顶部晶体管形成在第二区域内。 凹陷型沟道阵列晶体管形成在第一区域内。

公开(公告)号：KR101758758B1

公开(公告)日：2017-07-31

申请号：KR1020157030046

申请日：2014-03-13

Applicant: 소이텍

Inventor： 마쥐르카를로스 ,  호프만프란쯔

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/7855 ,  H01L21/30604 ,  H01L21/308 ,  H01L29/66484 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7845

Abstract: 본발명은단일채널을구현하는적어도두 개의핀들(FIN); 상기핀들사이에놓여진백 게이트(BG); 및상기핀들바깥에놓여진프론트게이트(FG)를포함하는이중게이트핀펫(1000)에관한것이다. 더욱이, 본발명은상기이중게이트핀펫을형성하는제조공정에관한것이다.

Abstract translation: 本发明包括实现单个通道的至少两个引脚（FIN） 放置在翅片之间的后门BG; 还有一个放在翅片外面的前门（FG）。 此外，本发明涉及用于形成双栅极针的制造工艺。

公开(公告)号：KR1020150110514A

公开(公告)日：2015-10-02

申请号：KR1020157018580

申请日：2013-12-12

Applicant: 소이텍

Inventor： 엔데르스게르하르트 ,  호프만프란쯔

IPC: H01L21/84 ,  H01L27/108 ,  H01L27/12 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/10805 ,  H01L27/10873 ,  H01L27/1203 ,  H01L29/78648

Abstract: 본발명은제1 스토리지노드(1120, 1220), 스토리지노드에저장된값에액세스하기위한비트라인노드(1040), 및비트라인노드로부터스토리지노드까지의액세스를제어하는선택트랜지스터(1130, 1230)를포함하고, 선택트랜지스터는프론트게이트(1132, 1232) 및백 게이트(4510, 4511)를가지는, eDRAM 메모리소자에연관된다.