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    본딩된 반도체 구조들 및 이를 형성하는 방법
    1.
    发明授权
    본딩된 반도체 구조들 및 이를 형성하는 방법 有权
    键合半导体结构及其形成方法

    公开(公告)号：KR101807777B1

    公开(公告)日：2017-12-11

    申请号：KR1020127025324

    申请日：2011-02-22

    Applicant: 소이텍

    Inventor： 마쭈레카를로스 ,  응우옌비취-옌 ,  사다카마리암

    IPC: H01L21/822 ,  H01L23/00 ,  H01L21/18 ,  H01L27/06 ,  H01L21/02

    CPC classification number: H01L27/0688 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02667 ,  H01L21/187 ,  H01L21/8221 ,  H01L2924/00011 ,  H01L2224/80001

    Abstract: 반도체구조들을형성하는방법들은도너(donor) 구조의일부분(116a)을적어도하나의비평면표면을구비하는가공된반도체구조(102)로이송시키는것을포함한다. 비정질필름(144)은상기본딩된반도체구조의적어도하나의비평면표면위로형성될수 있고, 상기비정질필름은하나이상의평탄화된표면들을형성하기위하여평탄화될수 있다. 반도체구조들은적어도하나의비평면표면및 적어도하나의비평면표면위로배치된비정질필름을갖는본딩된반도체구조를포함한다. 상기본딩된반도체구조는가공된반도체구조및 상기가공된반도체구조의비평면표면에부착된단결정도너구조의일부분을포함할수 있다.

    Abstract translation: 形成半导体结构的方法包括将施主结构的部分116a转移到具有至少一个非平面表面的经处理的半导体结构102。 非晶膜144可以形成在半导体结合结构的至少一个非平面表面上，并且非晶膜可以被平面化以形成一个或多个平面化表面。 半导体结构包括具有布置在至少一个非平面表面和至少一个非平面表面上的非晶体膜的键合半导体结构。 键合半导体结构可以包括处理的半导体结构和附接到处理的半导体结构的非平面表面的单晶施主结构的一部分。

    매몰 도핑 층을 갖는 완전 공핍 ＳＯＩ 소자
    2.
    发明授权
    매몰 도핑 층을 갖는 완전 공핍 ＳＯＩ 소자 有权
    具有掩埋掺杂层的完全耗尽的SOI器件

    公开(公告)号：KR101336219B1

    公开(公告)日：2013-12-16

    申请号：KR1020110128849

    申请日：2011-12-05

    Applicant: 소이텍

    Inventor： 엔더스게르하르트 ,  횐라인볼프강 ,  호프만프란쯔 ,  마쭈레카를로스

    IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

    CPC classification number: H01L27/10894 ,  H01L21/84 ,  H01L27/10876 ,  H01L27/1207 ,  H01L29/4236 ,  H01L29/66621

    Abstract: 본발명은반도체소자의제조를위한방법에관한것이며, 상기방법은제1 기판을제공하는단계, 상기제1 기판의표면영역내에도핑층을형성하는단계, 상기도핑층 상에매몰산화물층을형성하고, SeOI 웨이퍼를얻기위해상기매몰산화물층 상에반도체층을형성하는단계, 상기 SeOI 웨이퍼의제2 영역내의상기매몰산화물층 및상기반도체층을유지하면서, 상기 SeOI 웨이퍼의제1 영역으로부터상기매몰산화물층 및상기반도체층을제거하는단계, 상기제2 영역내에상부트랜지스터를형성하는단계, 및상기제1 영역내에하부트랜지스터, 구체적으로는리세스형채널어레이트랜지스터를형성하는단계를포함하고, 상기제2 영역내에 p-채널및/또는 n-채널트랜지스터를형성하는단계는상기도핑층 내에또는상기도핑층에의해백 게이트를형성하는단계를포함하고, 상기제1 영역내에트랜지스터, 구체적으로는리세스형채널어레이트랜지스터를형성하는단계는상기도핑층 내에또는상기도핑층에의해소스및 드레인영역들을형성하는단계를포함한다.

    매몰 도핑 층을 갖는 완전 공핍 ＳＯＩ 소자
    3.
    发明公开
    매몰 도핑 층을 갖는 완전 공핍 ＳＯＩ 소자 有权
    完全覆盖的SOI器件与BEDIED DOPED层

    公开(公告)号：KR1020120082331A

    公开(公告)日：2012-07-23

    申请号：KR1020110128849

    申请日：2011-12-05

    Applicant: 소이텍

    Inventor： 엔더스게르하르트 ,  횐라인볼프강 ,  호프만프란쯔 ,  마쭈레카를로스

    IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

    CPC classification number: H01L27/10894 ,  H01L21/84 ,  H01L27/10876 ,  H01L27/1207 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66712 ,  H01L29/7802

    Abstract: PURPOSE: A fully depleted SOI(Silicon on Insulator) is provided to use a buried doped layer as a back gate layer by forming a thin high concentration doped n-layer within an SOI wafer. CONSTITUTION: A doped layer(5) is arranged within a surface region of a first substrate. A buried oxide layer(7) is arranged on the doped layer. A semiconductor layer(2) is arranged on the buried oxide layer in order to obtain a SeOI(Semiconductor on Insulator) wafer. The buried oxide layer and the semiconductor layer are eliminated from a first region of the SeOI wafer while maintaining the buried oxide layer and the semiconductor layer within a second region of the SeOI wafer. A top transistor is formed within the second region. A recessed type channel array transistor is formed within the first region.

    Abstract translation: 目的：通过在SOI晶片内形成薄的高浓度掺杂n层，提供完全耗尽的SOI（绝缘体上硅）以使用掩埋掺杂层作为背栅层。 构成：掺杂层（5）布置在第一衬底的表面区域内。 掩埋氧化物层（7）布置在掺杂层上。 为了获得SeOI（绝缘体上半导体）晶片，在掩埋氧化物层上布置半导体层（2）。 将掩埋氧化物层和半导体层从SeOI晶片的第一区域除去，同时将掩埋氧化物层和半导体层保持在SeOI晶片的第二区域内。 顶部晶体管形成在第二区域内。 凹陷型沟道阵列晶体管形成在第一区域内。

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