公开(公告)号：KR101336219B1

公开(公告)日：2013-12-16

申请号：KR1020110128849

申请日：2011-12-05

Applicant: 소이텍

Inventor： 엔더스게르하르트 ,  횐라인볼프강 ,  호프만프란쯔 ,  마쭈레카를로스

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/84 ,  H01L27/10876 ,  H01L27/1207 ,  H01L29/4236 ,  H01L29/66621

Abstract: 본발명은반도체소자의제조를위한방법에관한것이며, 상기방법은제1 기판을제공하는단계, 상기제1 기판의표면영역내에도핑층을형성하는단계, 상기도핑층 상에매몰산화물층을형성하고, SeOI 웨이퍼를얻기위해상기매몰산화물층 상에반도체층을형성하는단계, 상기 SeOI 웨이퍼의제2 영역내의상기매몰산화물층 및상기반도체층을유지하면서, 상기 SeOI 웨이퍼의제1 영역으로부터상기매몰산화물층 및상기반도체층을제거하는단계, 상기제2 영역내에상부트랜지스터를형성하는단계, 및상기제1 영역내에하부트랜지스터, 구체적으로는리세스형채널어레이트랜지스터를형성하는단계를포함하고, 상기제2 영역내에 p-채널및/또는 n-채널트랜지스터를형성하는단계는상기도핑층 내에또는상기도핑층에의해백 게이트를형성하는단계를포함하고, 상기제1 영역내에트랜지스터, 구체적으로는리세스형채널어레이트랜지스터를형성하는단계는상기도핑층 내에또는상기도핑층에의해소스및 드레인영역들을형성하는단계를포함한다.

公开(公告)号：KR1020120082331A

公开(公告)日：2012-07-23

申请号：KR1020110128849

申请日：2011-12-05

Applicant: 소이텍

Inventor： 엔더스게르하르트 ,  횐라인볼프강 ,  호프만프란쯔 ,  마쭈레카를로스

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/84 ,  H01L27/10876 ,  H01L27/1207 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66712 ,  H01L29/7802

Abstract: PURPOSE: A fully depleted SOI(Silicon on Insulator) is provided to use a buried doped layer as a back gate layer by forming a thin high concentration doped n-layer within an SOI wafer. CONSTITUTION: A doped layer(5) is arranged within a surface region of a first substrate. A buried oxide layer(7) is arranged on the doped layer. A semiconductor layer(2) is arranged on the buried oxide layer in order to obtain a SeOI(Semiconductor on Insulator) wafer. The buried oxide layer and the semiconductor layer are eliminated from a first region of the SeOI wafer while maintaining the buried oxide layer and the semiconductor layer within a second region of the SeOI wafer. A top transistor is formed within the second region. A recessed type channel array transistor is formed within the first region.

Abstract translation: 目的：通过在SOI晶片内形成薄的高浓度掺杂n层，提供完全耗尽的SOI（绝缘体上硅）以使用掩埋掺杂层作为背栅层。 构成：掺杂层（5）布置在第一衬底的表面区域内。 掩埋氧化物层（7）布置在掺杂层上。 为了获得SeOI（绝缘体上半导体）晶片，在掩埋氧化物层上布置半导体层（2）。 将掩埋氧化物层和半导体层从SeOI晶片的第一区域除去，同时将掩埋氧化物层和半导体层保持在SeOI晶片的第二区域内。 顶部晶体管形成在第二区域内。 凹陷型沟道阵列晶体管形成在第一区域内。