公开(公告)号：KR100517126B1

公开(公告)日：2005-10-18

申请号：KR1020030025110

申请日：2003-04-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: 본 발명은 반도체 공정상 양자점 크기를 조절할 수 있는 단전자 트랜지스터와 단전자 트랜지스터의 기능을 보완하기 위한 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET과 그 각각의 제조방법에 관한 것이다.
발명에 의한, 단전자 트랜지스터는 기판 지지대의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; 상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과; 상기 채널을 형성하기 위한 제 1 절연막과; 상기 채널의 양 측벽 중 대부분을 투과장벽으로 만들면서 소스와 드레인 영역을 전기적으로 분리하는 제 1 게이트 절연막과; 상기 제 1 게이트 절연막 상부에 적층되어 형성된 제 1 게이트와; 상기 채널의 양 측벽 중 제 1 게이트가 형성되지 않은 나머지 부분으로 양자점을 만드는 제 2 게이트 절연막과; 상기 제 2 게이트 절연막과 제 1 절연막 상부로 소스와 드레인 영역 사이에 적층된 제 2 게이트로 구성된 단전자 트랜지스터로서, 종래 기술에 비해, 실리콘 채널 아래 부분에서의 제 1 게이트에 의한 터널링 장벽의 약화를 막으면서 제 1 게이트 물질의 두께와 과도 식각 정도에 따라 양자점 크기를 조절할 수 있다. 이와 함께 단전자 트랜지스터의 신호 증폭을 키우기 위한 FinFET 형태의 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET의 구조와 그 각각의 제조방법이 제공된다.

公开(公告)号：KR1020040091309A

公开(公告)日：2004-10-28

申请号：KR1020030025110

申请日：2003-04-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A single electron transistor is provided to control the size of a quantum dot by forming the first gate on the sidewall of a channel and by adjusting the height of the first gate left on the sidewall of the channel in etching the first gate material. CONSTITUTION: An insulator is formed on a substrate support unit. Source and drain regions are formed of single crystalline silicon, separated from each other on the insulator. A channel formed of single crystalline silicon is formed on the insulator, connected to the source region and the drain region. The first insulation layer is deposited on the channel and a part of the source and drain regions in a straight line with the channel. The first gate insulation layer(36) is deposited on both sidewalls of the channel and on the sidewall of the source and drain regions. The first gate(37) is formed on a part of both sidewalls of the channel over the first gate insulation layer and on the sidewall of the source and drain. The second gate insulation layer(38) is deposited on the first gate and a part of both sidewalls of the channel wherein the first gate is not formed. The second gate(39) surrounds the channel over the second gate insulation layer and the first insulation layer, formed between the source and drain regions.

Abstract translation: 目的：提供单电子晶体管以通过在通道的侧壁上形成第一栅极并且通过在蚀刻第一栅极材料中调节留在沟道的侧壁上的第一栅极的高度来控制量子点的尺寸。 构成：在基板支撑单元上形成绝缘体。 源极和漏极区域由绝缘体上彼此分离的单晶硅形成。 在绝缘体上形成由单晶硅形成的沟道，连接到源极区域和漏极区域。 第一绝缘层沉积在沟道上，并且源极和漏极区的一部分与沟道成直线。 第一栅极绝缘层（36）沉积在沟道的两个侧壁和源极和漏极区域的侧壁上。 第一栅极（37）形成在第一栅极绝缘层上的沟道的两个侧壁的一部分上以及源极和漏极的侧壁上。 第二栅绝缘层（38）沉积在第一栅极和通道的两个侧壁的一部分上，其中不形成第一栅极。 第二栅极（39）围绕形成在源极和漏极区域之间的第二栅极绝缘层和第一绝缘层的沟道。

公开(公告)号：KR1020020096654A

公开(公告)日：2002-12-31

申请号：KR1020010035456

申请日：2001-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A metal oxide semiconductor field effect transistor(MOSFET) with a dual gate is provided to reduce contact resistance between polycrystalline silicon and a pin, by using a monocrystalline silicon portion on a buried oxide layer of a silicon-on-insulator(SOI) substrate. CONSTITUTION: An insulator is formed on a semiconductor substrate(10). A source region and a drain region are formed on the insulator, composed of monocrystalline silicon and separated from each other while an area lies between the source region and the drain region. A channel formed of monocrystalline silicon is formed on the insulator, crossing a part of the area and connecting the source region with the drain region. An insulation layer is formed on the channel. A gate is formed on the area between the source region and the drain region, surrounding the channel, both side surfaces of the insulation layer and the upper portion of the insulation layer. A gate insulation layer(15,15') is formed between the gate and the source/drain region to make the gate independent of the source/drain region electrically.

Abstract translation: 目的：提供具有双栅极的金属氧化物半导体场效应晶体管（MOSFET），以通过在绝缘体上硅（SOI）的掩埋氧化物层上使用单晶硅部分来减少多晶硅与引脚之间的接触电阻， 基质。 构成：在半导体衬底（10）上形成绝缘体。 源极区域和漏极区域形成在由单晶硅构成的绝缘体上，并且在区域位于源极区域和漏极区域之间彼此分离。 在绝缘体上形成由单晶硅形成的沟道，与该区域的一部分交叉并且将源极区域与漏极区域连接。 在通道上形成绝缘层。 在源极区域和漏极区域之间的区域上形成栅极，围绕沟道，绝缘层的两个侧表面和绝缘层的上部。 在栅极和源极/漏极区域之间形成栅极绝缘层（15,15'），以使电极与源极/漏极区域无关。

公开(公告)号：KR100467527B1

公开(公告)日：2005-01-24

申请号：KR1020010035456

申请日：2001-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A metal oxide semiconductor field effect transistor(MOSFET) with a dual gate is provided to reduce contact resistance between polycrystalline silicon and a pin, by using a monocrystalline silicon portion on a buried oxide layer of a silicon-on-insulator(SOI) substrate. CONSTITUTION: An insulator is formed on a semiconductor substrate(10). A source region and a drain region are formed on the insulator, composed of monocrystalline silicon and separated from each other while an area lies between the source region and the drain region. A channel formed of monocrystalline silicon is formed on the insulator, crossing a part of the area and connecting the source region with the drain region. An insulation layer is formed on the channel. A gate is formed on the area between the source region and the drain region, surrounding the channel, both side surfaces of the insulation layer and the upper portion of the insulation layer. A gate insulation layer(15,15') is formed between the gate and the source/drain region to make the gate independent of the source/drain region electrically.

Abstract translation: 目的：通过在绝缘体上硅（SOI）的掩埋氧化物层上使用单晶硅部分，提供具有双栅极的金属氧化物半导体场效应晶体管（MOSFET）以减少多晶硅与引脚之间的接触电阻。 基质。 构成：绝缘体形成在半导体衬底（10）上。 源极区域和漏极区域形成在绝缘体上，由单晶硅构成并且彼此分离，而区域位于源极区域和漏极区域之间。 在绝缘体上形成由单晶硅形成的沟道，该沟道与区域的一部分交叉并且将源极区域与漏极区域连接。 通道上形成绝缘层。 栅极形成在源极区和漏极区之间的区域上，围绕沟道，绝缘层的两侧表面和绝缘层的上部。 栅极绝缘层（15,15'）形成在栅极与源极/漏极区域之间以使栅极与源极/漏极区域电独立。