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公开(公告)号：KR100724312B1
公开(公告)日：2007-06-04
申请号：KR1020040109058
申请日：2004-12-20
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/786
Abstract: 본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 소자 및 p 채널 공핍형 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 소자와 p 채널 공핍형 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 소자, 공핍형 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍-
Patent Agency Ranking
公开(公告)号：KR100538542B1
公开(公告)日：2005-12-22
申请号：KR1020030004002
申请日：2003-01-21
Applicant: 재단법인서울대학교산학협력재단 , 이진호
IPC: H01L29/786
Abstract: 본 발명은 유기 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 기존의 유기 박막 트랜지스터를 제조 공정 중에, 소스와 드레인 전극을 표면 처리하는 물질과 게이트 절연막을 표면 처리하는 OTS(octadecyl trichlorosilane)를 동시에 사용할 경우에 소자의 특성이 저하되는 문제점과 각기 분리하여 표면 처리할 경우 복잡한 공정이 수행되는 문제점을 본 발명에서는 모노클로러벤젠(monochlorobenzen)에 의해 희석시킨 PMMA(poly-(methyl methacrylate))용액을 소스와 드레인 전극 및 게이트 절연막에 한 번의 스핀 코팅한 후, 유기 반도체 물질을 증착시킴으로써 해결한다.
따라서, 본 발명은 소스 및 드레인 전극과 게이트 절연막에 그레인 사이즈가 크고, 잘 성장되는 유기 반도체 물질막을 형성할 수 있게 되어서, 소자의 캐리어 이동도를 향상시킬 수 있고 제조 공정 시간을 단축시킬 수 있는 효과가 있다.-
公开(公告)号：KR100736360B1
公开(公告)日：2007-07-06
申请号：KR1020040101338
申请日：2004-12-03
Applicant: 재단법인서울대학교산학협력재단
Abstract: 본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I
on /I
off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다.
이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신-
公开(公告)号：KR1020040067047A
公开(公告)日：2004-07-30
申请号：KR1020030004002
申请日：2003-01-21
Applicant: 재단법인서울대학교산학협력재단 , 이진호
IPC: H01L29/786
Abstract: PURPOSE: An organic TFT and a fabricating method thereof are provided to form an organic semiconductor material layer having a large grain size by coating a diluted PMMA coating layer on a source electrode, a drain electrode, and a gate insulating layer and depositing an organic semiconductor material thereon. CONSTITUTION: An organic TFT includes a substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, a diluted PMMA(Poly-Methyl-MethAcrylate) coating layer, and an organic semiconductor material. The gate electrode(20) is formed on the substrate(10). The gate insulating layer(30) is formed on the substrate in order to cover the gate electrode. The source electrode(51) and the drain electrode(52) are formed on the gate insulating layer. The diluted PMMA coating layer(60) is formed on the gate insulating layer in order to cover the source and the drain electrodes. The organic semiconductor material(80) is partially deposited on the source and the drain electrodes and the diluted PMMA coating layer.
Abstract translation: 目的：提供一种有机TFT及其制造方法，通过在源电极，漏电极和栅绝缘层上涂布稀薄的PMMA涂层，形成具有大晶粒尺寸的有机半导体材料层，并沉积有机半导体 材料上。 构成：有机TFT包括基板，栅电极，栅极绝缘层，源电极，漏电极，稀释的PMMA（聚甲基 - 甲基丙烯酸酯）涂层和有机半导体材料。 栅电极（20）形成在基板（10）上。 为了覆盖栅电极，在基板上形成栅绝缘层（30）。 源极电极（51）和漏电极（52）形成在栅极绝缘层上。 为了覆盖源极和漏极，在栅极绝缘层上形成稀释的PMMA被覆层（60）。 有机半导体材料（80）部分沉积在源电极和漏极电极和稀释的PMMA涂层上。
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公开(公告)号：KR1020060070350A
公开(公告)日：2006-06-23
申请号：KR1020040109058
申请日：2004-12-20
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/786
CPC classification number: H01L51/0529 , H01L21/8236
Abstract: 본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 유기 반도체 구동 소자 및 p 채널 공핍형 유기 반도체 부하 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 유기 반도체 구동 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 유기 반도체 부하 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 유기 반도체 구동 소자와 p 채널 공핍형 유기 반도체 부하 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 유기 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 구동 소자, 공핍형 부하 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍-
公开(公告)号：KR1020060062482A
公开(公告)日：2006-06-12
申请号：KR1020040101338
申请日：2004-12-03
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H01L51/0554 , H01L27/3274 , H01L29/4908 , H01L51/0541
Abstract: 본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I
on /I
off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다.
이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신
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