公开(公告)号：KR102223115B1

公开(公告)日：2021-03-08

申请号：KR1020190117318A

申请日：2019-09-24

Applicant: 포항공과대학교 산학협력단

Inventor： 황현상 ,  임석재

IPC: H01L45/00

CPC classification number: H01L45/1253 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/145

Abstract: 본 발명에 따른 스위칭 소자는 제1 전극, 상기 제1 전극과 수직 방향으로 이격하는 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이의 가변 저항층, 상기 가변 저항층 및 상기 제2 전극 사이의 열 배리어층을 포함하되, 상기 열 배리어층은 상기 제2 전극보다 열 전도도가 낮을 수 있다.

公开(公告)号：KR20210032064A

公开(公告)日：2021-03-24

申请号：KR1020190113303A

申请日：2019-09-16

Applicant: 포항공과대학교 산학협력단

Inventor： 유인경 ,  황현상

IPC: G06N3/063 ,  G06F17/16 ,  G06N3/04

CPC classification number: G06N3/063 ,  G06F17/16 ,  G06N3/04

Abstract: 본 발명의 실시예에 따른 펄스 횟수를 입력 신호에 대응시키고 전압으로 가중치를 조절하는 커패시턴스 기반 행렬 곱셈 뉴럴 네트워크는, 워드 라인, 비트 라인, 및 커패시터와 연결되는 트랜지스터와, 트랜지스터와 연결되는 커패시터를 포함하되, 비트 라인의 입력은 펄스 발진기(pulse generator)와 연결되고, 출력은 센스 앰프(Sense Amplifier)와 연결되며, 커패시터에 인가되는 전압으로 가중치를 조절한다.

公开(公告)号：KR20210032074A

公开(公告)日：2021-03-24

申请号：KR1020190113317A

申请日：2019-09-16

Applicant: 포항공과대학교 산학협력단

Inventor： 유인경 ,  황현상

IPC: G06N3/063 ,  G06F17/16 ,  G06N3/04

CPC classification number: G06N3/063 ,  G06F17/16 ,  G06N3/04

Abstract: 본 발명의 실시예에 따른 트랜지스터-커패시터 쌍으로 가중치를 조절할 수 있는 커패시턴스 기반 순차 행렬 곱셈 뉴럴 네트워크는 워드 라인, 비트 라인, 및 커패시터와 연결되는 트랜지스터와, 트랜지스터와 연결되는 커패시터를 포함하되, 비트 라인의 입력은 펄스 발진기(pulse generator)와 연결되고 출력은 센스 앰프(Sense Amplifier)와 연결된다.

公开(公告)号：KR20210032036A

公开(公告)日：2021-03-24

申请号：KR1020190113236A

申请日：2019-09-16

Applicant: 포항공과대학교 산학협력단

Inventor： 유인경 ,  황현상

IPC: G06N3/063 ,  G06N3/08 ,  G11C11/402 ,  G11C11/4094

CPC classification number: G06N3/063 ,  G06N3/082 ,  G11C11/4023 ,  G11C11/4094

Abstract: 본 발명의 실시예에 따른 가중치 비트폭을 탄력적으로 적용할 수 있는 커패시턴스 기반 뉴럴 네트워크는, 워드 라인, 비트 라인, 및 커패시터와 연결되는 트랜지스터와, 트랜지스터와 연결되는 커패시터와, 커패시터와 연결되는 플레이트를 포함하되, 비트 라인은 펄스 발진기와 연결되고, 워드 라인은 비트 라인과 직교하여 배치된다.

公开(公告)号：WO2019132308A1

公开(公告)日：2019-07-04

申请号：PCT/KR2018/015532

申请日：2018-12-07

Applicant: 포항공과대학교 산학협력단

Inventor： 황현상 ,  박재성 ,  곽명훈

IPC: G06N3/063 ,  G06N3/04

CPC classification number: G06N3/04 ,  G06N3/063

Abstract: 본 발명은 복수 개의 입력단들, 복수 개의 출력단들, 상기 입력단들과 전기적으로 연결되고 서로 평행하게 배치되는 제1 도전 라인들, 상기 출력단들과 전기적으로 연결되고 상기 제1 도전 라인들과 교차하는 제2 도전 라인들을 포함하고, 상기 입력 데이터는 n×n 크기를 갖는 수용 영역들로 구획되어 하나의 상기 수용 영역의 원소들에 대응하는 입력단들은 하나의 입력단 그룹으로 정의되고, 상기 입력단 그룹과 전기적으로 연결되는 상기 제1 도전 라인들은 하나의 상기 제2 도전 라인과 노드 그룹을 통해 전기적으로 연결되고, 상기 노드 그룹을 이루는 각각의 노드는 저항 변화 메모리인 커널 하드웨어 시스템을 제공한다. 복수 개의 입력단들은 수용 영역보다 큰 확장된 수용 영역들을 입력 데이터로 인가받아 직렬적인 스캐닝 동작을 최소화 할 수 있다. 또한 커널 하드웨어 시스템의 면적을 감소시켜 고집적화가 가능한 평행형 커널 하드웨어 시스템 및 3차원 커널 하드웨어 시스템을 제공한다.

公开(公告)号：KR102218740B1

公开(公告)日：2021-02-23

申请号：KR1020180058581

申请日：2018-05-23

Applicant: 포항공과대학교 산학협력단

Inventor： 유인경 ,  황현상 ,  김재준

IPC: G06N3/063 ,  G11C16/04

Abstract: 본발명에따른트랜스포즈가가능한가중치셀은입력라인및 제 1 그룹의워드라인에접속된제 1 선택트랜지스터, 출력라인및 제 2 그룹의워드라인에접속된제 2 선택트랜지스터및 상기제 1 및제 2 선택트랜지스터와접속된시냅스가중치소자를포함하되, 상기입력라인과상기출력라인은서로수직하도록배치되고, 상기제 1 그룹의워드라인은상기입력라인에수직하도록배치되고, 상기제 2 그룹의워드라인은상기출력라인에서로수직하도록배치된다.

公开(公告)号：KR102067189B1

公开(公告)日：2020-01-15

申请号：KR1020170090322

申请日：2017-07-17

Applicant: 포항공과대학교 산학협력단

Inventor： 황현상 ,  우지용 ,  이동욱

IPC: G06N3/063 ,  G11C13/00

公开(公告)号：KR102051041B1

公开(公告)日：2019-11-29

申请号：KR1020130128019

申请日：2013-10-25

Applicant: 삼성전자주식회사 ,  포항공과대학교 산학협력단

Inventor： 김영배 ,  황현상

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78

公开(公告)号：KR101997987B1

公开(公告)日：2019-07-08

申请号：KR1020170147298

申请日：2017-11-07

Applicant: 포항공과대학교 산학협력단

Inventor： 유인경 ,  황현상

IPC: G06N3/063 ,  H01L49/02

公开(公告)号：KR101967525B1

公开(公告)日：2019-04-09

申请号：KR1020170048625

申请日：2017-04-14

Applicant: 포항공과대학교 산학협력단

Inventor： 유인경 ,  김창현 ,  황현상

IPC: H01L27/108 ,  H01L29/739