公开(公告)号：WO2017116143A1

公开(公告)日：2017-07-06

申请号：PCT/KR2016/015420

申请日：2016-12-28

Applicant: 재단법인 나노기반소프트일렉트로닉스연구단

Inventor： 권지민 ,  정성준 ,  김재준 ,  조길원 ,  경수정

IPC: H01L27/11 ,  H01L51/05 ,  H01L27/28 ,  H01L27/06 ,  H01L21/768 ,  H01L51/00

CPC classification number: H01L21/768 ,  H01L27/06 ,  H01L27/11 ,  H01L27/28 ,  H01L51/00 ,  H01L51/05

Abstract: 게이트 전극, 소스 전극 및 드레인 전극을 각각 갖는 6개의 박막 트랜지스터로 구성되는 정적램 코어 셀이고, 정적램 코어 셀은 비트 라인과 워드 라인에 각각 연결되어 데이터의 기록 및 독출을 선택하는 2개의 스위칭용 박막 트랜지스터; 및 전원전압(Vdd) 또는 접지전압(Vss)에 연결되어 데이터가 기록 및 독출되는 4개의 데이터 저장용 박막 트랜지스터를 포함하고, 정적램 코어셀은 6개의 박막 트랜지스터 중에서 선택된 2개의 박막 트랜지스터를 포함하는 제1 트랜지스터층; 제1 트랜지스터층 상에 위치하고, 나머지 4개의 박막 트랜지스터 중에서 선택된 2개의 박막 트랜지스터를 포함하는 제2 트랜지스터층; 및 제2 트랜지스터층 상에 위치하고, 나머지 2개의 박막 트랜지스터를 포함하는 제3 트랜지스터층;을 포함하고, 제1 트랜지스터층의 1종 이상의 전극과 제2 트랜지스터층의 1종 이상의 전극이 전기적 연결되고, 제2 트랜지스터층의 1종 이상의 전극과 제3 트랜지스터층의 1종 이상의 전극이 전기적 연결된 것인 수직적층구조의 3차원 정적램 코어 셀이 제공된다. 이에 의하여, 본 발명의 수직적층구조의 3차원 정적램 코어 셀은 동일한 평면상에 동일한 타입의 유기 트랜지스터를 배치하여 수직으로 적층시킴으로써 메모리 소자 제조시 상이한 타입의 유기 트랜지스터를 형성하기 위한 복잡한 패터닝 공정을 생략할 수 있고, 메모리 소자가 차지하는 면적을 줄여 반도체 회로의 집적도를 향상시킬 수 있다.

Abstract translation:

栅电极，是由一个源电极和六个薄膜晶体管分别具有，SRAM核心单元中的漏电极的SRAM核心单元分别连接至位线和所述数据记录的字线和 两个开关薄膜晶体管用于选择读数; 并且四个数据存储薄膜晶体管连接到电源电压（Vdd）或接地电压（Vss）以写入和读取数据，并且静态RAM核心单元包括从六个薄膜晶体管中选择的两个薄膜晶体管 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; 以及在第二晶体管层上并且包括其余两个薄膜晶体管的第三晶体管层，其中第一晶体管层的至少一个电极和第二晶体管层的至少一个电极电连接， 提供垂直层结构的三维静态柱塞芯单元，其中第二晶体管层的至少一个电极和第三晶体管层的至少一个电极电连接。 因此，本发明的垂直层结构的三维静态RAM核心单元具有复杂的构图工艺，用于通过在同一平面上垂直堆叠相同类型的有机晶体管来在存储器件制造中形成不同类型的有机晶体管 由存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。

公开(公告)号：KR1020170078373A

公开(公告)日：2017-07-07

申请号：KR1020150188828

申请日：2015-12-29

Applicant: 포항공과대학교 산학협력단 ,  재단법인 나노기반소프트일렉트로닉스연구단

Inventor： 권지민 ,  정성준 ,  김재준 ,  조길원 ,  경수정

IPC: H01L27/11 ,  H01L51/05 ,  H01L27/28 ,  H01L27/06 ,  H01L21/768 ,  H01L51/00

CPC classification number: H01L21/768 ,  H01L27/06 ,  H01L27/11 ,  H01L27/28 ,  H01L51/00 ,  H01L51/05

Abstract: 게이트전극, 소스전극및 드레인전극을각각갖는 6개의박막트랜지스터로구성되는정적램코어셀이고, 정적램코어셀은비트라인과워드라인에각각연결되어데이터의기록및 독출을선택하는 2개의스위칭용박막트랜지스터; 및전원전압(Vdd) 또는접지전압(Vss)에연결되어데이터가기록및 독출되는 4개의데이터저장용박막트랜지스터를포함하고, 정적램코어셀은 6개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제1 트랜지스터층; 제1 트랜지스터층상에위치하고, 나머지 4개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제2 트랜지스터층; 및제2 트랜지스터층상에위치하고, 나머지 2개의박막트랜지스터를포함하는제3 트랜지스터층;을포함하고, 제1 트랜지스터층의 1종이상의전극과제2 트랜지스터층의 1종이상의전극이전기적연결되고, 제2 트랜지스터층의 1종이상의전극과제3 트랜지스터층의 1종이상의전극이전기적연결된것인수직적층구조의 3차원정적램코어셀이제공된다. 이에의하여, 본발명의수직적층구조의 3차원정적램코어셀은동일한평면상에동일한타입의유기트랜지스터를배치하여수직으로적층시킴으로써메모리소자제조시상이한타입의유기트랜지스터를형성하기위한복잡한패터닝공정을생략하고, 메모리소자가차지하는면적을줄여반도체회로의집적도를향상시킬수 있다.

Abstract translation: 包括每一个都具有栅极电极，源极电极和分别漏电极，SRAM核心单元为被连接到所述位线和字线上的两个开关选择记录和读取数据6个薄膜晶体管的SRAM核心单元 薄膜晶体管; 并且被连接到电源电压（Vdd）或接地电压（VSS）的数据包括要被写入的四个数据存储薄膜晶体管和读出，从六个TFT选自包括两个薄膜晶体管的SRAM核心单元 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; Mitje第二晶体管位于该层上，包括另外两个薄膜晶体管的第三晶体管层包括，并且在第一晶体管层的第一纸张并电连接到第二晶体管的电极分配第二晶体管层中的所述一个部件上的电极 提供垂直层结构的三维静态柱塞芯单元，其中三晶体管层的一个或多个纸层上的电极电连接。 以这种方式，本发明的垂直层结构的三维SRAM核心单元是用于通过将相同类型的有机晶体管中垂直堆叠在同一平面制造存储元件形成的不同类型的有机晶体管的复合构图步骤 存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。