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公开(公告)号：WO2017116143A1
公开(公告)日：2017-07-06
申请号：PCT/KR2016/015420
申请日：2016-12-28
Applicant: 재단법인 나노기반소프트일렉트로닉스연구단
Abstract: 게이트 전극, 소스 전극 및 드레인 전극을 각각 갖는 6개의 박막 트랜지스터로 구성되는 정적램 코어 셀이고, 정적램 코어 셀은 비트 라인과 워드 라인에 각각 연결되어 데이터의 기록 및 독출을 선택하는 2개의 스위칭용 박막 트랜지스터; 및 전원전압(Vdd) 또는 접지전압(Vss)에 연결되어 데이터가 기록 및 독출되는 4개의 데이터 저장용 박막 트랜지스터를 포함하고, 정적램 코어셀은 6개의 박막 트랜지스터 중에서 선택된 2개의 박막 트랜지스터를 포함하는 제1 트랜지스터층; 제1 트랜지스터층 상에 위치하고, 나머지 4개의 박막 트랜지스터 중에서 선택된 2개의 박막 트랜지스터를 포함하는 제2 트랜지스터층; 및 제2 트랜지스터층 상에 위치하고, 나머지 2개의 박막 트랜지스터를 포함하는 제3 트랜지스터층;을 포함하고, 제1 트랜지스터층의 1종 이상의 전극과 제2 트랜지스터층의 1종 이상의 전극이 전기적 연결되고, 제2 트랜지스터층의 1종 이상의 전극과 제3 트랜지스터층의 1종 이상의 전극이 전기적 연결된 것인 수직적층구조의 3차원 정적램 코어 셀이 제공된다. 이에 의하여, 본 발명의 수직적층구조의 3차원 정적램 코어 셀은 동일한 평면상에 동일한 타입의 유기 트랜지스터를 배치하여 수직으로 적층시킴으로써 메모리 소자 제조시 상이한 타입의 유기 트랜지스터를 형성하기 위한 복잡한 패터닝 공정을 생략할 수 있고, 메모리 소자가 차지하는 면적을 줄여 반도체 회로의 집적도를 향상시킬 수 있다.
Abstract translation:
栅电极，是由一个源电极和六个薄膜晶体管分别具有，SRAM核心单元中的漏电极的SRAM核心单元分别连接至位线和所述数据记录的字线和 两个开关薄膜晶体管用于选择读数; 并且四个数据存储薄膜晶体管连接到电源电压（Vdd）或接地电压（Vss）以写入和读取数据，并且静态RAM核心单元包括从六个薄膜晶体管中选择的两个薄膜晶体管 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; 以及在第二晶体管层上并且包括其余两个薄膜晶体管的第三晶体管层，其中第一晶体管层的至少一个电极和第二晶体管层的至少一个电极电连接， 提供垂直层结构的三维静态柱塞芯单元，其中第二晶体管层的至少一个电极和第三晶体管层的至少一个电极电连接。 因此，本发明的垂直层结构的三维静态RAM核心单元具有复杂的构图工艺，用于通过在同一平面上垂直堆叠相同类型的有机晶体管来在存储器件制造中形成不同类型的有机晶体管 由存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。
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公开(公告)号：KR102040887B1
公开(公告)日：2019-11-05
申请号：KR1020180036672
申请日：2018-03-29
Applicant: 포항공과대학교 산학협력단 , 재단법인 나노기반소프트일렉트로닉스연구단
IPC: G01L1/14 , H01L41/113 , H01L41/193 , H01L41/22
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公开(公告)号：KR1020170078373A
公开(公告)日：2017-07-07
申请号：KR1020150188828
申请日：2015-12-29
Applicant: 포항공과대학교 산학협력단 , 재단법인 나노기반소프트일렉트로닉스연구단
Abstract: 게이트전극, 소스전극및 드레인전극을각각갖는 6개의박막트랜지스터로구성되는정적램코어셀이고, 정적램코어셀은비트라인과워드라인에각각연결되어데이터의기록및 독출을선택하는 2개의스위칭용박막트랜지스터; 및전원전압(Vdd) 또는접지전압(Vss)에연결되어데이터가기록및 독출되는 4개의데이터저장용박막트랜지스터를포함하고, 정적램코어셀은 6개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제1 트랜지스터층; 제1 트랜지스터층상에위치하고, 나머지 4개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제2 트랜지스터층; 및제2 트랜지스터층상에위치하고, 나머지 2개의박막트랜지스터를포함하는제3 트랜지스터층;을포함하고, 제1 트랜지스터층의 1종이상의전극과제2 트랜지스터층의 1종이상의전극이전기적연결되고, 제2 트랜지스터층의 1종이상의전극과제3 트랜지스터층의 1종이상의전극이전기적연결된것인수직적층구조의 3차원정적램코어셀이제공된다. 이에의하여, 본발명의수직적층구조의 3차원정적램코어셀은동일한평면상에동일한타입의유기트랜지스터를배치하여수직으로적층시킴으로써메모리소자제조시상이한타입의유기트랜지스터를형성하기위한복잡한패터닝공정을생략하고, 메모리소자가차지하는면적을줄여반도체회로의집적도를향상시킬수 있다.
Abstract translation: 包括每一个都具有栅极电极，源极电极和分别漏电极，SRAM核心单元为被连接到所述位线和字线上的两个开关选择记录和读取数据6个薄膜晶体管的SRAM核心单元 薄膜晶体管; 并且被连接到电源电压（Vdd）或接地电压（VSS）的数据包括要被写入的四个数据存储薄膜晶体管和读出，从六个TFT选自包括两个薄膜晶体管的SRAM核心单元 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; Mitje第二晶体管位于该层上，包括另外两个薄膜晶体管的第三晶体管层包括，并且在第一晶体管层的第一纸张并电连接到第二晶体管的电极分配第二晶体管层中的所述一个部件上的电极 提供垂直层结构的三维静态柱塞芯单元，其中三晶体管层的一个或多个纸层上的电极电连接。 以这种方式，本发明的垂直层结构的三维SRAM核心单元是用于通过将相同类型的有机晶体管中垂直堆叠在同一平面制造存储元件形成的不同类型的有机晶体管的复合构图步骤 存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。
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Patent Agency Ranking
公开(公告)号：KR102108098B1
公开(公告)日：2020-05-07
申请号：KR1020180001403
申请日：2018-01-04
Applicant: 포항공과대학교 산학협력단
IPC: H01L51/05 , H01L51/10 , H01L29/786
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公开(公告)号：KR1020180100785A
公开(公告)日：2018-09-12
申请号：KR1020170027005
申请日：2017-03-02
Applicant: 포항공과대학교 산학협력단
IPC: H01L27/12 , H01L27/28 , H01L29/786
CPC classification number: H01L29/78648 , H01L27/0688 , H01L27/281 , H01L29/7869 , H01L51/0035 , H01L51/052 , H01L51/0554 , H01L51/0558 , H03K19/0948 , H03K19/20 , H03K19/215
Abstract: 기판, 기판상에위치하는제1 듀얼게이트박막트랜지스터; 상기제1 듀얼게이트트랜지스터상에위치하는제2 듀얼게이트박막트랜지스터; 및상기제2 듀얼게이트박막트랜지스터상에위치하는제3 듀얼게이트박막트랜지스터를포함하고, 상기제1 듀얼게이트박막트랜지스터, 제2 듀얼게이트박막트랜지스터및 제3 듀얼게이트박막트랜지스터는서로전기적으로연결되는삼차원적층구조의듀얼게이트박막트랜지스터논리회로에관한것으로, 본발명에따르면듀얼게이트박막트랜지스터여러층을삼차원으로적층하여듀얼게이트구조와박막트랜지스터의장점들을한꺼번에가져옴과동시에집적도를비약적으로향상시킬수 있으며, 또한, 하나의단위논리게이트가하나의트랜지스터면적에제작되어배선과회로설계가훨씬간단해지는효과가있다.
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公开(公告)号：KR1020170033677A
公开(公告)日：2017-03-27
申请号：KR1020150131724
申请日：2015-09-17
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은절연성필름; 상기절연성필름상에전도성필름; 상기전도성필름상에기판; 및상기기판상에형성된복수의금속패턴; 을포함하고, 상기기판은복수의비아홀을포함하고, 상기복수의비아홀에전도성물질이충전된복수의전도성매립부를포함하며, 상기복수의금속패턴은상기전도성필름과상기전도성매립부에의해전기적으로연결된적층체를제공한다. 이와같은적층체를이용한양극산화처리방법은기판상에형성된복수의고립된금속패턴을기판의상기금속패턴이형성된면의반대면에복수의금속패턴을전기적으로일부또는전부연결하는전도성박막을통해일시적으로전기적연결시켜금속산화시킴으로써한번에용이한방법으로상기금속패턴상에산화막을형성할수 있다.
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公开(公告)号：KR101905717B1
公开(公告)日：2018-11-21
申请号：KR1020170027005
申请日：2017-03-02
Applicant: 포항공과대학교 산학협력단
IPC: H01L27/12 , H01L27/28 , H01L29/786
CPC classification number: H01L29/78648 , H01L27/0688 , H01L27/281 , H01L29/7869 , H01L51/0035 , H01L51/052 , H01L51/0554 , H01L51/0558 , H03K19/0948 , H03K19/20 , H03K19/215
Abstract: 기판, 기판상에위치하는제1 듀얼게이트박막트랜지스터; 상기제1 듀얼게이트트랜지스터상에위치하는제2 듀얼게이트박막트랜지스터; 및상기제2 듀얼게이트박막트랜지스터상에위치하는제3 듀얼게이트박막트랜지스터를포함하고, 상기제1 듀얼게이트박막트랜지스터, 제2 듀얼게이트박막트랜지스터및 제3 듀얼게이트박막트랜지스터는서로전기적으로연결되는삼차원적층구조의듀얼게이트박막트랜지스터논리회로에관한것으로, 본발명에따르면듀얼게이트박막트랜지스터여러층을삼차원으로적층하여듀얼게이트구조와박막트랜지스터의장점들을한꺼번에가져옴과동시에집적도를비약적으로향상시킬수 있으며, 또한, 하나의단위논리게이트가하나의트랜지스터면적에제작되어배선과회로설계가훨씬간단해지는효과가있다.
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9.发明授权적층체, 고립된 금속 패턴의 양극 산화 처리 방법, 및 그 방법을 이용한 유기박막 트랜지스터 회로의 제조방법 有权层压体，对分离的金属图案进行阳极氧化的方法，以及使用该方法制造有机薄膜晶体管电路的方法
公开(公告)号：KR101755239B1
公开(公告)日：2017-07-19
申请号：KR1020150131724
申请日：2015-09-17
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은절연성필름; 상기절연성필름상에전도성필름; 상기전도성필름상에기판; 및상기기판상에형성된복수의금속패턴; 을포함하고, 상기기판은복수의비아홀을포함하고, 상기복수의비아홀에전도성물질이충전된복수의전도성매립부를포함하며, 상기복수의금속패턴은상기전도성필름과상기전도성매립부에의해전기적으로연결된적층체를제공한다. 이와같은적층체를이용한양극산화처리방법은기판상에형성된복수의고립된금속패턴을기판의상기금속패턴이형성된면의반대면에복수의금속패턴을전기적으로일부또는전부연결하는전도성박막을통해일시적으로전기적연결시켜금속산화시킴으로써한번에용이한방법으로상기금속패턴상에산화막을형성할수 있다.
Abstract translation: 绝缘膜本发明涉及绝缘膜， 绝缘膜上的导电膜; 导电膜上的基板; 并且在衬底上形成多个金属图案; A，其中，所述基板包括多个通孔的方法，包括通孔多个导电掩埋的导电材料填充部的多个，所述多个电金属图案由所述导电膜的一部分和该导电掩埋包括 由此提供连接的层压件。 使用的层叠体，例如通过一个导电薄膜用于连接到多个金属图案的多个形成在基板上，以与所述基板的所述金属图案形成的表面的相反侧分离的金属图案的电性部分或全部的阳极氧化法 通过电连接暂时氧化金属，可以以简单的方式一次性在金属图案上形成氧化膜。
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