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1.发明专利
公开(公告)号：KR20210027878A
公开(公告)日：2021-03-11
申请号：KR1020190108893A
申请日：2019-09-03
Applicant: 삼성전자주식회사 , 포항공과대학교 산학협력단
IPC: G06N3/063
Abstract: 본 발명의 실시 형태에 따른 연산 회로는, 순차적으로 입력되는 복수 개의 입력 신호들 각각을 래치하고, 상기 복수 개의 입력 신호들을 기초로 복수 개의 제1 가산 신호들 및 복수 개의 제2 가산 신호들을 순차적으로 출력하는 입력 버퍼, 상기 복수 개의 제1 가산 신호들을 누산하여 출력하는 제1 RCA(ripple carry adder), 상기 제1 RCA에서 발생된 캐리(carry)를 래치하고, 출력하는 플립플롭, 상기 복수 개의 제2 가산 신호들을 누산한 값에 상기 캐리를 가산하여 출력하는 제2 RCA, 및 상기 제1 RCA의 출력 신호와 상기 제2 RCA의 출력 신호를 래치하고, 합산 신호를 출력하는 출력 버퍼를 포함하고, 상기 복수 개의 입력 신호들을 모두 합한 상기 합산 신호를 출력하기 전에 적어도 하나 이상의 무효인 합산 신호를 출력할 수 있다.
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公开(公告)号：KR20210029876A
公开(公告)日：2021-03-17
申请号：KR1020190110691A
申请日：2019-09-06
Applicant: 포항공과대학교 산학협력단
IPC: G06N3/063 , G11C11/412 , G11C11/413
CPC classification number: G11C7/1006 , G06N3/063 , G11C11/412 , G06N3/08 , G11C11/413 , G11C11/418 , G11C11/419 , G11C11/54 , G11C7/062 , G11C7/12
Abstract: 본 발명은 제 1 메모리 셀, 제 2 메모리 셀, 및 증폭 회로를 포함한다. 제 1 메모리 셀은, 제 1 워드 라인 및 제 2 워드 라인을 통해 수신되는 제 1 입력 데이터와 제 1 가중치에 기초하여, 제 1 비트 라인을 통해 제 1 전압을 출력하거나, 제 2 비트 라인을 통해 제 2 전압을 출력한다. 제 2 메모리 셀은, 제 3 워드 라인 및 제 4 워드 라인을 통해 수신되는 제 2 입력 데이터와 제 2 가중치에 기초하여, 제 1 비트 라인을 통해 제 3 전압을 출력하거나 제 2 비트 라인을 통해 제 4 전압을 출력한다. 증폭 회로는, 제 1 비트 라인을 통해 수신되는 전압의 레벨 및 제 2 비트 라인을 통해 수신되는 전압의 레벨의 합에 대응하는 레벨을 갖는 출력 전압을 생성한다.
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公开(公告)号：WO2017116143A1
公开(公告)日：2017-07-06
申请号：PCT/KR2016/015420
申请日：2016-12-28
Applicant: 재단법인 나노기반소프트일렉트로닉스연구단
Abstract: 게이트 전극, 소스 전극 및 드레인 전극을 각각 갖는 6개의 박막 트랜지스터로 구성되는 정적램 코어 셀이고, 정적램 코어 셀은 비트 라인과 워드 라인에 각각 연결되어 데이터의 기록 및 독출을 선택하는 2개의 스위칭용 박막 트랜지스터; 및 전원전압(Vdd) 또는 접지전압(Vss)에 연결되어 데이터가 기록 및 독출되는 4개의 데이터 저장용 박막 트랜지스터를 포함하고, 정적램 코어셀은 6개의 박막 트랜지스터 중에서 선택된 2개의 박막 트랜지스터를 포함하는 제1 트랜지스터층; 제1 트랜지스터층 상에 위치하고, 나머지 4개의 박막 트랜지스터 중에서 선택된 2개의 박막 트랜지스터를 포함하는 제2 트랜지스터층; 및 제2 트랜지스터층 상에 위치하고, 나머지 2개의 박막 트랜지스터를 포함하는 제3 트랜지스터층;을 포함하고, 제1 트랜지스터층의 1종 이상의 전극과 제2 트랜지스터층의 1종 이상의 전극이 전기적 연결되고, 제2 트랜지스터층의 1종 이상의 전극과 제3 트랜지스터층의 1종 이상의 전극이 전기적 연결된 것인 수직적층구조의 3차원 정적램 코어 셀이 제공된다. 이에 의하여, 본 발명의 수직적층구조의 3차원 정적램 코어 셀은 동일한 평면상에 동일한 타입의 유기 트랜지스터를 배치하여 수직으로 적층시킴으로써 메모리 소자 제조시 상이한 타입의 유기 트랜지스터를 형성하기 위한 복잡한 패터닝 공정을 생략할 수 있고, 메모리 소자가 차지하는 면적을 줄여 반도체 회로의 집적도를 향상시킬 수 있다.
Abstract translation:
栅电极，是由一个源电极和六个薄膜晶体管分别具有，SRAM核心单元中的漏电极的SRAM核心单元分别连接至位线和所述数据记录的字线和 两个开关薄膜晶体管用于选择读数; 并且四个数据存储薄膜晶体管连接到电源电压（Vdd）或接地电压（Vss）以写入和读取数据，并且静态RAM核心单元包括从六个薄膜晶体管中选择的两个薄膜晶体管 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; 以及在第二晶体管层上并且包括其余两个薄膜晶体管的第三晶体管层，其中第一晶体管层的至少一个电极和第二晶体管层的至少一个电极电连接， 提供垂直层结构的三维静态柱塞芯单元，其中第二晶体管层的至少一个电极和第三晶体管层的至少一个电极电连接。 因此，本发明的垂直层结构的三维静态RAM核心单元具有复杂的构图工艺，用于通过在同一平面上垂直堆叠相同类型的有机晶体管来在存储器件制造中形成不同类型的有机晶体管 由存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。
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公开(公告)号：KR1020170078373A
公开(公告)日：2017-07-07
申请号：KR1020150188828
申请日：2015-12-29
Applicant: 포항공과대학교 산학협력단 , 재단법인 나노기반소프트일렉트로닉스연구단
Abstract: 게이트전극, 소스전극및 드레인전극을각각갖는 6개의박막트랜지스터로구성되는정적램코어셀이고, 정적램코어셀은비트라인과워드라인에각각연결되어데이터의기록및 독출을선택하는 2개의스위칭용박막트랜지스터; 및전원전압(Vdd) 또는접지전압(Vss)에연결되어데이터가기록및 독출되는 4개의데이터저장용박막트랜지스터를포함하고, 정적램코어셀은 6개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제1 트랜지스터층; 제1 트랜지스터층상에위치하고, 나머지 4개의박막트랜지스터중에서선택된 2개의박막트랜지스터를포함하는제2 트랜지스터층; 및제2 트랜지스터층상에위치하고, 나머지 2개의박막트랜지스터를포함하는제3 트랜지스터층;을포함하고, 제1 트랜지스터층의 1종이상의전극과제2 트랜지스터층의 1종이상의전극이전기적연결되고, 제2 트랜지스터층의 1종이상의전극과제3 트랜지스터층의 1종이상의전극이전기적연결된것인수직적층구조의 3차원정적램코어셀이제공된다. 이에의하여, 본발명의수직적층구조의 3차원정적램코어셀은동일한평면상에동일한타입의유기트랜지스터를배치하여수직으로적층시킴으로써메모리소자제조시상이한타입의유기트랜지스터를형성하기위한복잡한패터닝공정을생략하고, 메모리소자가차지하는면적을줄여반도체회로의집적도를향상시킬수 있다.
Abstract translation: 包括每一个都具有栅极电极，源极电极和分别漏电极，SRAM核心单元为被连接到所述位线和字线上的两个开关选择记录和读取数据6个薄膜晶体管的SRAM核心单元 薄膜晶体管; 并且被连接到电源电压（Vdd）或接地电压（VSS）的数据包括要被写入的四个数据存储薄膜晶体管和读出，从六个TFT选自包括两个薄膜晶体管的SRAM核心单元 第一晶体管层; 第二晶体管层，位于所述第一晶体管层上并且包括从剩余的四个薄膜晶体管中选择的两个薄膜晶体管; Mitje第二晶体管位于该层上，包括另外两个薄膜晶体管的第三晶体管层包括，并且在第一晶体管层的第一纸张并电连接到第二晶体管的电极分配第二晶体管层中的所述一个部件上的电极 提供垂直层结构的三维静态柱塞芯单元，其中三晶体管层的一个或多个纸层上的电极电连接。 以这种方式，本发明的垂直层结构的三维SRAM核心单元是用于通过将相同类型的有机晶体管中垂直堆叠在同一平面制造存储元件形成的不同类型的有机晶体管的复合构图步骤 存储元件占据的面积可以减小，并且可以提高半导体电路的集成度。
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公开(公告)号：WO2020122524A1
公开(公告)日：2020-06-18
申请号：PCT/KR2019/017283
申请日：2019-12-09
Applicant: 포항공과대학교 산학협력단
IPC: H03K19/0948 , H03K19/00
Abstract: 본 실시예에 의한 의사 상보성 로직 네트워크는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 다운 회로의 입력으로 제공되며, 제1 풀 업 회로는 제2 풀 다운 회로를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR102221763B1
公开(公告)日：2021-02-26
申请号：KR1020180142913
申请日：2018-11-19
Applicant: 포항공과대학교 산학협력단
Abstract: 본실시예에의한인공신경망회로는웨이트(weight) 정보를저장하는웨이트메모리소자와, 웨이트패스트랜지스터를포함하는단위웨이트메모리셀과, 프로그램되어임계값을저장하는임계값메모리소자와, 임계값패스트랜지스터를포함하는단위임계값(threshold) 메모리셀 및복수의단위웨이트메모리셀과복수의단위임계값메모리셀들이연결된웨이트-임계값컬럼과, 웨이트-임계값컬럼의출력신호가일 입력으로제공되고, 기준전압이타 입력으로제공되는감지증폭기를포함한다.
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公开(公告)号：KR102176695B1
公开(公告)日：2020-11-09
申请号：KR20180075553
申请日：2018-06-29
Applicant: 포항공과대학교 산학협력단
Abstract: 본실시예는뉴럴네트워크의온 칩(on chip) 학습을수행하는뉴럴네트워크하드웨어로, 뉴럴네트워크하드웨어는학습파라미터갱신시랜덤학습파라미터업데이트방식을적용하도록온 칩학습과정을수행한다.
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公开(公告)号：KR1020170116501A
公开(公告)日：2017-10-19
申请号：KR1020160044339
申请日：2016-04-11
Applicant: 포항공과대학교 산학협력단
Abstract: 장치의동작속도를향상시키고소모전력을감소시킬수 있는근사부동소수점연산유닛및 그동작방법이개시된다. 근사부동소수점연산유닛의작동방법은, 부동소수점연산유닛의레지스터들에일정비트들의부동소수점데이터를저장하는단계, 및레지스터들의하위비트레지스터들중 적어도하나이상의레지스터에서의비트에러를무시하거나검출또는정정하지않는단계를포함한다.
Abstract translation: 这提高了装置的操作速度和一个浮点近似值，可以降低电力消耗计算单元和公开及其操作方法。 工作点运算单元的近似浮动法包括浮点操作和存储在所述单元的寄存器中的特定比特的浮点数据，而忽略位错误eseoui至少一个或寄存器的子位寄存器的多个寄存器中，或检测或校正 而这一步骤没有。
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公开(公告)号：KR101754483B1
公开(公告)日：2017-07-06
申请号：KR1020150129827
申请日：2015-09-14
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은, 임의의센서모듈이탈부착되는소켓부및 상기센서모듈부착시, 상기센서모듈로부터입력된고유신호를접속한임의의단말기기로전달하고, 상기단말기기로부터전달된구동신호에대응하게상기센서모듈을동작시켜측정된센서신호를신호변환하여, 상기단말기기로전송하는구동회로가구현된인쇄회로기판이내장된젠더본체를포함하는젠더모듈을제공한다.
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公开(公告)号：KR1020170033677A
公开(公告)日：2017-03-27
申请号：KR1020150131724
申请日：2015-09-17
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은절연성필름; 상기절연성필름상에전도성필름; 상기전도성필름상에기판; 및상기기판상에형성된복수의금속패턴; 을포함하고, 상기기판은복수의비아홀을포함하고, 상기복수의비아홀에전도성물질이충전된복수의전도성매립부를포함하며, 상기복수의금속패턴은상기전도성필름과상기전도성매립부에의해전기적으로연결된적층체를제공한다. 이와같은적층체를이용한양극산화처리방법은기판상에형성된복수의고립된금속패턴을기판의상기금속패턴이형성된면의반대면에복수의금속패턴을전기적으로일부또는전부연결하는전도성박막을통해일시적으로전기적연결시켜금속산화시킴으로써한번에용이한방법으로상기금속패턴상에산화막을형성할수 있다.
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