公开(公告)号：KR1020020055473A

公开(公告)日：2002-07-09

申请号：KR1020000083709

申请日：2000-12-28

Applicant: 한국과학기술원

Inventor： 권익진 ,  길준호 ,  신형철

IPC: H03F1/26

CPC classification number: H03F3/193 ,  H03F1/223 ,  H03F2200/168 ,  H03F2200/294 ,  H03F2200/372

Abstract: PURPOSE: A low power and noise amplifier is provided to obtain a high power gain with a low power and improve a linearity. CONSTITUTION: The low power and noise amplifier has a cascode configuration having a common source transistor(M1) and a common gate transistor(M2) which are connected to each other in parallel. A common source transistor(M3) is connected to the common source transistor(M1) and the common gate transistor(M2) in series. Inductors(Lg,Ls) are used for an input impedance matching. An inductor(Ld) and a capacitor(C3) are used for an output impedance matching. A source of the common source transistor(M3) is bypassed by a bypass capacitor(C2). A signal is amplified by a gain of the cascode configuration. The amplified signal is inputted to a gate of the common source transistor(M3) so that the amplified signal is coupled and amplified by a capacitor(C1).

Abstract translation: 目的：提供低功耗和噪声放大器，以获得具有低功率的高功率增益并提高线性度。 构成：低功率和噪声放大器具有共源共栅配置，其具有并联连接的公共源极晶体管（M1）和公共栅极晶体管（M2）。 公共源晶体管（M3）串联连接到公共源极晶体管（M1）和公共栅极晶体管（M2）。 电感（Lg，Ls）用于输入阻抗匹配。 电感（Ld）和电容（C3）用于输出阻抗匹配。 公共源晶体管（M3）的源极由旁路电容器（C2）旁路。 信号通过共源共栅配置的增益放大。 放大的信号被输入到公共源极晶体管（M3）的栅极，使得放大的信号被电容器（C1）耦合和放大。

公开(公告)号：KR1020020032768A

公开(公告)日：2002-05-04

申请号：KR1020000063405

申请日：2000-10-27

Applicant: 한국과학기술원

Inventor： 조영호 ,  길준호 ,  신형철

IPC: H03D7/12

Abstract: PURPOSE: A frequency mixer using a complementary metal oxide semiconductor is provided to obtain a high P1 dB by increasing a linear characteristic. CONSTITUTION: 4 NMOS switches(MN1,MN2,MN3,MN4) and 4 PMOS switches(MP1, MP2,MP3,MP4) include a drain(D) and a source(S) as common terminals. The 4 NMOS switches(MN1,MN2,MN3,MN4) and the 4 PMOS switches(MP1,MP2,MP3,MP4) are connected to one another in parallel. The 4 NMOS switches(MN1,MN2,MN3,MN4) and 4 PMOS switches(MP1,MP2,MP3,MP4) form complementary switches(MC1,MC2,MC3,MC4). An RF+ signal is inputted to a drain(D) of the complementary switches(MC1,MC4) and an RF- signal is inputted to a drain(D) of the complementary switches(MC2,MC3). The complementary switches(MC1,MC2) have gate voltages of different polarities. The complementary switches(MC1,MC2) output an IF+ voltage through a source thereof. The complementary switches(MC3,MC4) have gate voltages of different polarities. The complementary switches(MC3,MC4) output an IF- voltage through a source thereof.

Abstract translation: 目的：提供使用互补金属氧化物半导体的混频器，通过增加线性特性来获得高的P1dB。 构成：4个NMOS开关（MN1，MN2，MN3，MN4）和4个PMOS开关（MP1，MP2，MP3，MP4）包括漏极（D）和源极（S）作为公共端子。 4个NMOS开关（MN1，MN2，MN3，MN4）和4个PMOS开关（MP1，MP2，MP3，MP4）并联连接。 4个NMOS开关（MN1，MN2，MN3，MN4）和4个PMOS开关（MP1，MP2，MP3，MP4）构成互补开关（MC1，MC2，MC3，MC4）。 RF +信号被输入到互补开关（MC1，MC4）的漏极（D），并且RF信号被输入到互补开关（MC2，MC3）的漏极（D）。 互补开关（MC1，MC2）具有不同极性的栅极电压。 互补开关（MC1，MC2）通过其源极输出IF +电压。 互补开关（MC3，MC4）具有不同极性的栅极电压。 互补开关（MC3，MC4）通过其源极输出IF电压。

公开(公告)号：KR100271207B1

公开(公告)日：2000-11-01

申请号：KR1019980007771

申请日：1998-03-09

Applicant: 한국과학기술원

Inventor： 신형철 ,  길준호 ,  제민규 ,  이종호

IPC: H01L29/78

Abstract: PURPOSE: A high speed and low electric power FET with a subsidiary MOSFET is provided to be capable of implementing a fast operation by lowering a threshold voltage in transient of logic values since a source of a subsidiary transistor is connected to a body of a main transistor and a gate is connected to a source or a drain of the main transistor to apply a bias to the body of the main transistor, and of reducing leakage current without limiting operational voltage by maintaining high threshold voltage. CONSTITUTION: Two MOS transistors are respectively used as a main transistor(21) having general functions and a subsidiary transistor(22) for applying bias to a body portion of the main transistor(21). A source of the subsidiary transistor(22) is connected to a gate of the main transistor(21), and a gate of the subsidiary transistor(22) is connected to a drain or a source of the main transistor(21).

Abstract translation: 目的：提供具有辅助MOSFET的高速和低功率FET，以便能够通过降低逻辑值瞬态中的阈值电压来实现快速操作，因为辅助晶体管的源极连接到主晶体管的主体 并且栅极连接到主晶体管的源极或漏极，以向主晶体管的主体施加偏压，并且通过保持高阈值电压来减小漏电流而不限制工作电压。 构成：两个MOS晶体管分别用作具有一般功能的主晶体管（21）和用于向主晶体管（21）的主体部分施加偏压的辅助晶体管（22）。 辅助晶体管（22）的源极连接到主晶体管（21）的栅极，并且辅助晶体管（22）的栅极连接到主晶体管（21）的漏极或源极。

公开(公告)号：KR1019990074292A

公开(公告)日：1999-10-05

申请号：KR1019980007771

申请日：1998-03-09

Applicant: 한국과학기술원

Inventor： 신형철 ,  길준호 ,  제민규 ,  이종호

IPC: H01L29/78

Abstract: 본 발명은 주 트랜지스터의 바디 부위에 바이어스를 가함으로써, 논리값(logic value)의 전이시 문턱 전압(threshold voltage)을 낮춰 빠른 동작이 이루어지도록 하고, 그 외에는 높은 문턱전압을 유지하여 누설전류가 작도록 하며, 동작 전압에 제한 없이 동작되도록 한 전계효과트랜지스터를 제공하는데 그 목적이 있다.
본 발명에 따르면, 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제1트랜지스터와; 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제2트랜지스터를 포함하며; 상기 제2트랜지스터의 소오스는 상기 제1트랜지스터의 바디 부위에 연결되고, 상기 제2트랜지스터의 드레인은 상기 제1트랜지스터의 게이트에 연결되며, 상기 제2트랜지스터의 게이트는 상기 제1트랜지스터의 드레인 또는 소오스에 연결된 것을 특징으로 하는 반도체 장치가 제공된다.