公开(公告)号：KR100969864B1

公开(公告)日：2010-07-15

申请号：KR1020080086629

申请日：2008-09-03

Applicant: 한국과학기술원

Inventor： 이귀로 ,  신형철

IPC: H03K23/00 ,  H03K23/44

Abstract: 별도의 신호 입력 없이 CML 타입의 D 플립-플롭을 직렬로 연결하는 것만으로 홀수 분주기를 구성할 수 있는 D 플립-플롭 및 이를 이용한 주파수 홀수 분주기가 개시된다. 본 발명에 따르면, 직렬로 연결된 홀수 개의 D 플립-플롭(flip-flop)으로 구성되는 주파수 홀수 분주기에 있어서, 상기 직렬로 연결된 D 플립-플롭 중 홀수 번째의 D 플립-플롭에는 클록 신호로서 비반전 클록 신호(CLK)가 제공되고, 짝수 번째의 D 플립-플롭에는 클록 신호로서 반전 클록 신호(CLK')가 제공되며, 각각의 상기 D 플립-플롭은 입력 신호(D)가 하이(High)일 경우에는 클록 신호의 하강 엣지에서 동작하고, 입력 신호(D)가 로우(Low)일 경우에는 클록 신호의 상승 엣지에서 동작하는, 주파수 홀수 분주기가 제공된다.
주파수 홀수 분주기, D 플립-플롭, 클록 신호, CML

公开(公告)号：KR100431489B1

公开(公告)日：2004-05-12

申请号：KR1020010054055

申请日：2001-09-04

Applicant: 한국과학기술원

Inventor： 이종호 ,  신형철

IPC: H01L21/8247 ,  B82Y10/00

CPC classification number: H01L21/28273 ,  H01L29/42324 ,  H01L29/785 ,  H01L29/7854 ,  H01L29/7881 ,  H01L29/792

Abstract: The present invention provides a flash memory element and its manufacturing method having improved overall memory characteristics by constituting a double-gate element for improving the scaling down characteristic of flash memory element. A flash memory element comprises: a first oxide film formed on a surface of a silicon substrate; a fin active area vertically formed on the first oxide film; a gate tunneling oxide film formed on the fin active area; a floating electrode formed on the surfaces of the gate tunneling oxide film and the first oxide film; a inter-gates oxide film formed on the surface of the floating electrode; and a control electrode formed on the surface of the inter-gates oxide film. With the above double-gate flash memory structure, a flash memory element in the present invention improves the scaling down characteristic and the programming and retention characteristic of a flash memory element.

Abstract translation: 本发明提供一种闪存元件及其制造方法，该闪存元件及其制造方法通过构成用于改善闪存元件的缩小特性的双栅元件而具有改善的整体存储特性。 一种闪存元件包括：形成在硅衬底的表面上的第一氧化物膜; 垂直形成在第一氧化物膜上的鳍状有源区; 在所述鳍式有源区上形成的栅极隧穿氧化物膜; 形成在栅隧穿氧化膜和第一氧化膜的表面上的浮置电极; 在浮置电极的表面上形成的栅极间氧化物膜; 以及形成在栅极间氧化膜的表面上的控制电极。 利用上述双栅极闪存结构，本发明中的闪存元件改善了闪存元件的缩放特性以及编程和保持特性。

公开(公告)号：KR1020020079267A

公开(公告)日：2002-10-19

申请号：KR1020010020056

申请日：2001-04-14

Applicant: 이지케이 주식회사 ,  한국과학기술원

Inventor： 신형철 ,  장성일 ,  이종호

IPC: H01L29/78

Abstract: PURPOSE: A method for fabricating a minimum channel MOS device is provided to form a thin inversion layer under a sidewall by using an insulating material having a high dielectric constant as the sidewall. CONSTITUTION: An oxide layer(402) is formed on a surface of a p-substrate(401). An n+ polysilicon is defined as a gate(404) by using a minimum patterning technique. A sidewall(406) is formed on an upper face of the p-substrate(401) and sides of the gate(404) and the oxide layer(402) by using an insulating material having a high dielectric constant. A p0 halo region is formed in the p-substrate(401) by implanting p0 halo ions into the p-substrate(401). A source/drain region is formed on the p-substrate(401) by implanting n+ ions into the p-substrate(401).

Abstract translation: 目的：提供一种制造最小沟道MOS器件的方法，通过使用具有高介电常数的绝缘材料作为侧壁在侧壁下形成薄的反转层。 构成：在p基板（401）的表面上形成氧化物层（402）。 通过使用最小图案化技术将n +多晶硅定义为栅极（404）。 通过使用具有高介电常数的绝缘材料，在p基板（401）的上表面和栅极（404）的侧面和氧化物层（402）上形成侧壁（406）。 通过将p0卤素离子注入到p-衬底（401）中，在p-衬底（401）中形成p0晕区。 通过将n +离子注入到p-衬底（401）中，在p衬底（401）上形成源/漏区。

公开(公告)号：KR100350239B1

公开(公告)日：2002-08-27

申请号：KR1020000083710

申请日：2000-12-28

Applicant: 한국과학기술원

Inventor： 이종호 ,  신형철

IPC: H05K1/05

Abstract: 본 발명은 집적 시스템을 위한 기판(또는 웨이퍼) 구조 및 그 제조 방법에 관한 것이다. 보다 상세하게는 SAW와 같은 수동 소자와 능동 소자를 하나의 칩에 집적화시키기 위한 기판 구조와 집적화시키는 제조방법에 관한 것이다.
기존의 SOI나 SOG 기판 구조는 기판이 단순히 절연성만 가지고 있어 트랜지스터나 다이오드의 고주파 성능만을 개선하는 역할만 하고 있으며, 그 기판에 SAW 소자를 제작하기에는 어려움이 많았다.
이에, 본 발명은 절연성과 압전성을 동시에 갖는 단결정 기판 상에 비정질 산화막을 형성하고 그 위에 단결정 실리콘막을 형성하여 하나의 기판에 능동소자(트랜지스터 및 다이오우드)와 고성능 SAW 소자를 제작할 수 있는 기판 구조와 이를 바탕으로 상기 기판에 트랜지스터와 SAW 소자를 집적화하는 집적 시스템을 위한 기판 구조 및 그 제조방법이 제시된다.
따라서, 본 발명은 기존의 기판 구조에 비해 휠씬 단순할 뿐만 아니라 공정상의 복잡도나 소자의 수율을 향상시킬 수 있어 경제적이고 신뢰성이 더욱 크다고 할 수 있다. 또한, 기생성분의 감소에 의한 성능의 향상을 얻을 수 있다.

公开(公告)号：KR100343431B1

公开(公告)日：2002-07-11

申请号：KR1020000052039

申请日：2000-09-04

Applicant: 한국과학기술원

Inventor： 신형철 ,  이종호 ,  한상연 ,  장성일

IPC: H01L29/78

Abstract: 본 발명은, p형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 반도체 기판 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와; 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와; n형 소오스/드레인을 각각 형성하는 단계와; 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 바이어스가 가해지지 않은 상태에서도 실리콘 기판에 반전층이 형성되어 이 얇은 반전층이 소오스/드레인 역할을 하게 되서 단채널 효과가 줄어들며 낮은 기판농도로 인해 채널에서의 캐리어의 이동도가 증가된다.

公开(公告)号：KR1020020055474A

公开(公告)日：2002-07-09

申请号：KR1020000083710

申请日：2000-12-28

Applicant: 한국과학기술원

Inventor： 이종호 ,  신형철

IPC: H05K1/05

CPC classification number: H05K1/05 ,  H05K1/181 ,  H05K2201/0162

Abstract: PURPOSE: A circuit structure for an integration system is provided capable of integrating an active device, for examples transistor and diode, along with a high performance SAW device having a high stability(Q) by using a presented integration circuit process. CONSTITUTION: A circuit board is divided into a device area(a) and a SAW area(b). An amorphous insulation film(20) is deposited on a mono crystallized circuit board(10). An active area(30) is defined at a desired portion on the amorphous insulation film(20). A first insulation film(40) is stacked in a rest area for insulation. A second insulation film(60) is formed on the first insulation film(40) to insulate a first metal layer from a device. A gate electrode(50) is formed on the active area(30). A first metal layer pattern(70) is coated on a contact portion in which the second insulation film(60) is etched. A third insulation film(80) is formed on an entire surface of the first metal film pattern. A second metal film pattern(90) is formed on a via-contact portion coming in contact with the first metal film pattern(70) and on the mono crystallized circuit board(10).

Abstract translation: 目的：提供一种用于集成系统的电路结构，其能够通过使用所提出的积分电路过程来集成有源器件，例如晶体管和二极管以及具有高稳定性（Q）的高性能SAW器件。 构成：电路板分为器件区域（a）和SAW区域（b）。 非晶绝缘膜（20）沉积在单晶结晶电路板（10）上。 活性区域（30）限定在非晶绝缘膜（20）上的期望部分。 第一绝缘膜（40）堆叠在休息区域中用于绝缘。 在第一绝缘膜（40）上形成第二绝缘膜（60）以使第一金属层与器件绝缘。 在有源区（30）上形成栅电极（50）。 第一金属层图案（70）涂覆在蚀刻第二绝缘膜（60）的接触部分上。 在第一金属膜图案的整个表面上形成第三绝缘膜（80）。 在与第一金属膜图案（70）接触的通孔接触部分和单结晶电路板（10）上形成第二金属膜图案（90）。

公开(公告)号：KR1020020032768A

公开(公告)日：2002-05-04

申请号：KR1020000063405

申请日：2000-10-27

Applicant: 한국과학기술원

Inventor： 조영호 ,  길준호 ,  신형철

IPC: H03D7/12

Abstract: PURPOSE: A frequency mixer using a complementary metal oxide semiconductor is provided to obtain a high P1 dB by increasing a linear characteristic. CONSTITUTION: 4 NMOS switches(MN1,MN2,MN3,MN4) and 4 PMOS switches(MP1, MP2,MP3,MP4) include a drain(D) and a source(S) as common terminals. The 4 NMOS switches(MN1,MN2,MN3,MN4) and the 4 PMOS switches(MP1,MP2,MP3,MP4) are connected to one another in parallel. The 4 NMOS switches(MN1,MN2,MN3,MN4) and 4 PMOS switches(MP1,MP2,MP3,MP4) form complementary switches(MC1,MC2,MC3,MC4). An RF+ signal is inputted to a drain(D) of the complementary switches(MC1,MC4) and an RF- signal is inputted to a drain(D) of the complementary switches(MC2,MC3). The complementary switches(MC1,MC2) have gate voltages of different polarities. The complementary switches(MC1,MC2) output an IF+ voltage through a source thereof. The complementary switches(MC3,MC4) have gate voltages of different polarities. The complementary switches(MC3,MC4) output an IF- voltage through a source thereof.

Abstract translation: 目的：提供使用互补金属氧化物半导体的混频器，通过增加线性特性来获得高的P1dB。 构成：4个NMOS开关（MN1，MN2，MN3，MN4）和4个PMOS开关（MP1，MP2，MP3，MP4）包括漏极（D）和源极（S）作为公共端子。 4个NMOS开关（MN1，MN2，MN3，MN4）和4个PMOS开关（MP1，MP2，MP3，MP4）并联连接。 4个NMOS开关（MN1，MN2，MN3，MN4）和4个PMOS开关（MP1，MP2，MP3，MP4）构成互补开关（MC1，MC2，MC3，MC4）。 RF +信号被输入到互补开关（MC1，MC4）的漏极（D），并且RF信号被输入到互补开关（MC2，MC3）的漏极（D）。 互补开关（MC1，MC2）具有不同极性的栅极电压。 互补开关（MC1，MC2）通过其源极输出IF +电压。 互补开关（MC3，MC4）具有不同极性的栅极电压。 互补开关（MC3，MC4）通过其源极输出IF电压。

公开(公告)号：KR100271211B1

公开(公告)日：2000-12-01

申请号：KR1019980028534

申请日：1998-07-15

Applicant: 한국과학기술원

Inventor： 신형철 ,  김일권 ,  이종호

IPC: H01L21/336 ,  B82Y40/00

CPC classification number: B82Y10/00 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7883 ,  Y10S438/962

Abstract: 본 발명은 그레인 경계에서 식각비와 산화비가 증가하는 현상을 이용하여 고속 저전력소자에 이용되는 비휘발성 기억소자를 형성하는 방법에 관한 것으로서, 원하는 크기의 나노결정을 아주 균일하고 재현성이 높게 고밀도로 형성하기 위한 방법을 제공하는 데 그 목적이 있다.
본 발명에서는 아주 얇은 비정질실리콘 연속막을 형성하고 그 위에 산화막을 형성한 후 열처리 및 산화를 통해 다결정화한 다음, 산화막을 제거하고 세코식각 또는 라이트식각을 수행함으로써, 비휘발성 기억소자를 형성한다. 이때, 그레인 경계를 통한 식각비 증가를 이용하여 나노결정을 균일하게 고밀도로 형성한다. 또한, 아주 얇은 비정질실리콘 연속막을 형성한 후 열처리 및 산화를 통해 다결정화한 다음, 산화막을 제거한 후 다시 산화시킴으로써, 그레인 경계를 통한 산화비 증가를 이용하는 방법으로 비휘발성 기억소자를 형성할 수도 있다.

公开(公告)号：KR1020020055473A

公开(公告)日：2002-07-09

申请号：KR1020000083709

申请日：2000-12-28

Applicant: 한국과학기술원

Inventor： 권익진 ,  길준호 ,  신형철

IPC: H03F1/26

CPC classification number: H03F3/193 ,  H03F1/223 ,  H03F2200/168 ,  H03F2200/294 ,  H03F2200/372

Abstract: PURPOSE: A low power and noise amplifier is provided to obtain a high power gain with a low power and improve a linearity. CONSTITUTION: The low power and noise amplifier has a cascode configuration having a common source transistor(M1) and a common gate transistor(M2) which are connected to each other in parallel. A common source transistor(M3) is connected to the common source transistor(M1) and the common gate transistor(M2) in series. Inductors(Lg,Ls) are used for an input impedance matching. An inductor(Ld) and a capacitor(C3) are used for an output impedance matching. A source of the common source transistor(M3) is bypassed by a bypass capacitor(C2). A signal is amplified by a gain of the cascode configuration. The amplified signal is inputted to a gate of the common source transistor(M3) so that the amplified signal is coupled and amplified by a capacitor(C1).

Abstract translation: 目的：提供低功耗和噪声放大器，以获得具有低功率的高功率增益并提高线性度。 构成：低功率和噪声放大器具有共源共栅配置，其具有并联连接的公共源极晶体管（M1）和公共栅极晶体管（M2）。 公共源晶体管（M3）串联连接到公共源极晶体管（M1）和公共栅极晶体管（M2）。 电感（Lg，Ls）用于输入阻抗匹配。 电感（Ld）和电容（C3）用于输出阻抗匹配。 公共源晶体管（M3）的源极由旁路电容器（C2）旁路。 信号通过共源共栅配置的增益放大。 放大的信号被输入到公共源极晶体管（M3）的栅极，使得放大的信号被电容器（C1）耦合和放大。

公开(公告)号：KR1020020018774A

公开(公告)日：2002-03-09

申请号：KR1020000052039

申请日：2000-09-04

Applicant: 한국과학기술원

Inventor： 신형철 ,  이종호 ,  한상연 ,  장성일

IPC: H01L29/78

CPC classification number: H01L29/4983 ,  H01L29/41775 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/66643 ,  H01L29/78 ,  H01L29/7831

Abstract: PURPOSE: A method for fabricating a metal-oxide-semiconductor(MOS) transistor having an ultra-small channel is provided to reduce a short channel effect, by electrically making an inversion layer connected to a source/drain by a conductive layer pattern so that the inversion layer plays the role of the source/drain. CONSTITUTION: A gate pattern where a gate insulation layer, a main gate and a capping layer are sequentially stacked is formed on a p-type semiconductor substrate(110). A separating insulation layer is formed on the entire surface of the resultant structure having the gate pattern. A material layer for a side surface gate which has a work function lower than that of the p-type semiconductor substrate and the main gate is formed on the separating insulation layer. The material layer for the side surface gate and the separating insulation layer are anisotropically etched to expose the semiconductor substrate and the capping layer and to form a separating insulation layer pattern and the side surface gate. An n-type source/drain(190b) is formed. The conductive layer pattern which connects the side surface gate adjacent to the source and/or the drain with the side surface gate adjacent to the drain, is formed on the resultant structure.

Abstract translation: 目的：提供一种制造具有超小通道的金属氧化物半导体（MOS）晶体管的方法，以通过用导电层图案电连接到源极/漏极的反型层来减小短沟道效应，使得 反演层起着源/漏的作用。 构成：在p型半导体衬底（110）上形成栅极绝缘层，主栅极和覆盖层依次层叠的栅极图案。 在具有栅极图案的合成结构的整个表面上形成分离绝缘层。 在分离绝缘层上形成具有低于p型半导体衬底和主栅极的功函数的侧表面栅极的材料层。 各向异性蚀刻用于侧表面栅极和分离绝缘层的材料层以暴露半导体衬底和覆盖层，并形成分离绝缘层图案和侧表面栅极。 形成n型源极/漏极（190b）。 将与源极和/或漏极相邻的侧表面栅极与邻近漏极的侧表面栅极连接的导电层图案形成在所得结构上。