公开(公告)号：KR101221257B1

公开(公告)日：2013-01-11

申请号：KR1020110092753

申请日：2011-09-15

Applicant: 한국과학기술원

Inventor： 김택수 ,  박아영 ,  이인화

IPC: H01L21/60 ,  H01L23/48 ,  H01L23/12

CPC classification number: H01L2224/11 ,  H01L2924/00012

Abstract: PURPOSE: A method for fabricating receiving structure for a conductive bump with a step-hollow configuration, the conductive bump, a receiving structure fabricated by the same and a method for connecting chips using the same are provided to use the conductive bump without location constraint. CONSTITUTION: An electrode is formed on a substrate. A first photoresist layer covering the electrode is patterned. A second photoresist layer covering the first photoresist layer is formed. A part of the second photoresist layer is removed to form a first space(15). The first photoresist layer is removed to form a second space part(16).

Abstract translation: 目的：提供一种用于制造具有阶梯形中空构造的导电凸块的接收结构的方法，导电凸块，由其制造的接收结构和使用其的连接芯片的方法以使用没有位置约束的导电凸块。 构成：在基板上形成电极。 覆盖电极的第一光致抗蚀剂层被图案化。 形成覆盖第一光致抗蚀剂层的第二光致抗蚀剂层。 去除第二光致抗蚀剂层的一部分以形成第一空间（15）。 去除第一光致抗蚀剂层以形成第二空间部分（16）。

公开(公告)号：KR101233486B1

公开(公告)日：2013-02-14

申请号：KR1020110092752

申请日：2011-09-15

Applicant: 한국과학기술원

Inventor： 김택수 ,  박아영 ,  이인화

IPC: H01L21/60

CPC classification number: H01L24/03 ,  H01L21/3212 ,  H01L24/04 ,  H01L24/11 ,  H01L24/12 ,  H01L24/81 ,  H01L2224/03 ,  H01L2224/04 ,  H01L2224/11 ,  H01L2224/12 ,  H01L2224/81

Abstract: PURPOSE: A method for manufacturing a conductive bump receiving structure with a hollow part, the conductive bump receiving structure, and a method for connecting chips using the same are provided to induce connection between the chips using a dot or line type conductive bump. CONSTITUTION: A photoresist layer(110) is laminated on a substrate. The photoresist layer is patterned. The photoresist layer with a trench structure(111) is formed by a patterning process. A seed layer(120) is coated on the front side of the photoresist layer with the trench structure. The coated seed layer is electroplated.

Abstract translation: 目的：提供一种用于制造具有中空部分的导电凸块接收结构的方法，导电凸块接收结构以及使用其的连接芯片的方法，以使用点或线型导电凸块来引起芯片之间的连接。 构成：将光致抗蚀剂层（110）层叠在基板上。 对光致抗蚀剂层进行图案化。 通过图案化工艺形成具有沟槽结构（111）的光致抗蚀剂层。 在具有沟槽结构的光致抗蚀剂层的正面上涂覆种子层（120）。 将涂覆的种子层电镀。

公开(公告)号：KR1020120114890A

公开(公告)日：2012-10-17

申请号：KR1020110032715

申请日：2011-04-08

Applicant: 한국과학기술원 ,  한국기계연구원

Inventor： 송준엽 ,  이재학 ,  김택수 ,  김선락 ,  박아영 ,  이승섭

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: An insulating film for chip lamination, a manufacturing method thereof, and a chip lamination method using the same are provided to simplify a lamination process without forming an insulating layer at side of a chip. CONSTITUTION: A plurality of metal patterns is included inside an insulating layer. The plurality of metal patterns is vertically separated as predetermined distance with each other. The distance between metal patterns is shorter than the distance between chip pads. A second metal Line(122) is extended in a chip lamination direction. A first metal Line(121) is perpendicularly extended as predetermined length. The insulating layer is eliminated as predetermined depth and width. A chip receiving space of trench shape is formed between first metal Lines.

Abstract translation: 目的：提供一种用于芯片层叠的绝缘膜，其制造方法和使用该绝缘膜的芯片层叠方法，以简化层叠工艺而不在芯片侧面形成绝缘层。 构成：绝缘层内包含多个金属图案。 多个金属图案彼此垂直分隔成预定距离。 金属图案之间的距离比芯片之间的距离短。 第二金属线（122）沿芯片层叠方向延伸。 第一金属线（121）以预定长度垂直延伸。 绝缘层被消除为预定的深度和宽度。 在第一金属线之间形成沟槽形状的芯片接收空间。

公开(公告)号：KR101242281B1

公开(公告)日：2013-03-12

申请号：KR1020110032714

申请日：2011-04-08

Applicant: 한국과학기술원 ,  한국기계연구원

Inventor： 김선락 ,  이재학 ,  송준엽 ,  이승섭 ,  김택수 ,  박아영 ,  김일

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 절연필름을 이용한 칩 적층방법, 이에 의하여 적층된 칩, 이를 위한 절연필름 및 그 제조방법이 제공된다.
본 발명에 따른 절연필름을 이용한 칩 적층방법은 소정 간격만큼 이격되며, 길이 방향으로 연장된 복수의 금속패턴을 절연층 내부에 포함하는 절연필름을 이용한 복수 칩 적층 방법으로, 상기 방법은 상기 칩 사이의 이격 공간에서 상기 절연필름을 상기 칩 방향으로 소정 길이만큼 삽입하는 단계; 및 상기 내부의 금속 패턴을 상기 복수 칩 상부에 형성된 칩 패드에 접합시키는 단계를 포함하는 것을 특징으로 하며, 본 발명은 적층 칩의 층간 전기적인 인터커넥션을 형성하기 위하여 금속 패턴이 형성된 절연필름을 이용, 열압착 방식으로 칩을 적층, 접합시키므로 1회의 공정만으로도 복수 개의 칩을 한번에 적층할 수 있다.

公开(公告)号：KR1020120113401A

公开(公告)日：2012-10-15

申请号：KR1020110031095

申请日：2011-04-05

Applicant: 한국과학기술원 ,  한국기계연구원

Inventor： 김선락 ,  이승섭 ,  김택수 ,  박아영 ,  이재학 ,  송준엽

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L2224/13

Abstract: PURPOSE: A silicon through via for bonding a chip, the chip including the same, a laminated chip, and a method for bonding the laminated chip using an electroplating are provided to improve conductivity and bonding strength by forming a metal bonding part with the electroplating. CONSTITUTION: A metal part(140) fills a silicon through via(170). A metal pad(150) is laminated on the silicon through via. A metal bump(160) is protruded from the chip with a preset height. The metal bump and the metal pad are made of the same metal materials. An insulation layer(120) and a metal seed layer(130) are successively laminated on the silicon through via.

Abstract translation: 目的：提供一种用于将芯片接合的硅通孔，包括其的芯片，层压芯片以及使用电镀来接合层叠芯片的方法，以通过与电镀形成金属接合部来提高导电性和接合强度。 构成：金属部件（140）通过通孔（170）填充硅。 金属焊盘（150）通过通孔层叠在硅上。 金属凸块（160）以预设的高度从芯片突出。 金属凸块和金属垫由相同的金属材料制成。 绝缘层（120）和金属种子层（130）通过通孔依次层压在硅上。

公开(公告)号：KR101158730B1

公开(公告)日：2012-06-22

申请号：KR1020100068281

申请日：2010-07-15

Applicant: 한국과학기술원

Inventor： 유중돈 ,  김선락 ,  박아영

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L2224/13

Abstract: PURPOSE: A method for bonding a stack chip using electroless plating is provided to improve bonding strength and electric conductivity by forming a metal junction unit with electroless plating. CONSTITUTION: A plurality of chips with a plurality of TSV(Through-Silicon Via)s are arranged to contact a metal pad with a metal bump(115). Arranged chips are immersed in a plating bath with electroless plating solutions. The plurality of chips are bonded by forming a metal junction unit(210) by plating a metal layer around the metal pad and the metal bump.

公开(公告)号：KR1020110123456A

公开(公告)日：2011-11-15

申请号：KR1020100042954

申请日：2010-05-07

Applicant: 한국과학기술원

Inventor： 유중돈 ,  김선락 ,  박아영

IPC: H01L23/48

CPC classification number: H01L24/92 ,  H01L24/32 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L2224/11 ,  H01L2224/11464 ,  H01L2224/11472 ,  H01L2224/11602 ,  H01L2224/1191 ,  H01L2224/13 ,  H01L2224/13011 ,  H01L2224/13016 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/1411 ,  H01L2224/16 ,  H01L2224/16238 ,  H01L2224/17 ,  H01L2224/17055 ,  H01L2224/32225 ,  H01L2224/73104 ,  H01L2224/81191 ,  H01L2224/81203 ,  H01L2224/81903 ,  H01L2224/83191 ,  H01L2224/83192 ,  H01L2224/83203 ,  H01L2224/94 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

Abstract: PURPOSE: A chip with a slanted conductive bump, an electronic part including the chip, and a manufacturing method thereof are provided to restrict excessive deformation of the conductive bump, thereby preventing conductive bump destruction. CONSTITUTION: One or more pads(210) are arranged on the surface of a chip(200) including a conductive bump. A plurality of first slanted conductive bumps(220) is arranged on the upper surface of the pad. A plurality of second slanted conductive bumps(230) is arranged on the surface of the chip adjacent to the pad. The first and second slanted conductive bumps have a cylindrical structure slanted with a fixed angle(Θ). A polymer layer(240) fills the circumference of the first and second slanted conductive bumps.

Abstract translation: 目的：提供具有倾斜导电凸块的芯片，包括芯片的电子部件及其制造方法，以限制导电凸块的过度变形，从而防止导电凸起破坏。 构成：在包括导电凸块的芯片（200）的表面上布置一个或多个焊盘（210）。 多个第一倾斜导电凸块（220）布置在垫的上表面上。 多个第二倾斜导电凸块（230）布置在与焊盘相邻的芯片的表面上。 第一和第二倾斜导电凸块具有以固定角度（Θ）倾斜的圆柱形结构。 聚合物层（240）填充第一和第二倾斜导电凸块的圆周。

公开(公告)号：KR101225253B1

公开(公告)日：2013-01-22

申请号：KR1020110031095

申请日：2011-04-05

Applicant: 한국과학기술원 ,  한국기계연구원

Inventor： 김선락 ,  이승섭 ,  김택수 ,  박아영 ,  이재학 ,  송준엽

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L2224/13

Abstract: 칩 접합을 위한 실리콘 기판 관통 비아, 이를 포함하는 칩, 적층 칩 및 전기도금을 이용한 적층 칩 접합방법이 제공된다.
본 발명에 따른 칩 접합을 위한 실리콘 기판 관통 비아는 상기 칩을 관통하는 실리콘 관통 비아 홀 내부를 채우는 금속부; 상기 금속부와 연결되며, 상기 실리콘 관통 비아 홀 위로 적층된 금속패드; 및 상기 금속부와 연결되며, 상기 실리콘 관통 비아 홀 아래로 소정 높이만큼 상기 칩으로부터 돌출하는 금속범프를 포함하며, 여기에서 상기 금속패드 또는 금속범프는 다른 칩의 금속범프 또는 금속패드와 접촉된 후, 전기도금되며, 본 발명은 전기도금을 이용, TSV가 형성된 복수 적층 칩의 접촉부위를 동시에 접합할 수 있기 때문에 가공 공정이 단순하고 생산성이 높은 장점이 있다.

公开(公告)号：KR101130313B1

公开(公告)日：2012-03-26

申请号：KR1020100060368

申请日：2010-06-25

Applicant: 한국과학기술원 ,  한국기계연구원

Inventor： 유중돈 ,  김선락 ,  박아영 ,  이재학 ,  송준엽

IPC: H01L23/48 ,  H01L23/12 ,  H01L21/60

CPC classification number: H01L2224/13

Abstract: 이 발명은 전기도금 공정을 이용하여 TSV(Through-Silicon Via)가 가공된 복수의 칩이 적층된 적층 칩을 접합하는 방법에 관한 것으로서, 복수의 칩을 정렬한 상태에서 전기도금 공정을 이용하여 TSV 주위를 도금하여 금속 접합부를 형성함으로써, 복수의 칩을 서로 접합한다. 이 발명은 전기도금을 이용하여 TSV가 형성된 적층 칩의 금속 범프를 동시에 접합할 수 있으므로 가공 공정이 단순하고 생산성이 높은 장점이 있다. 또한, 이 발명은 저온에서 도금에 의해 접합부를 형성함에 따라 잔류응력과 변형이 발생하지 않으므로 신뢰성이 높은 접합부를 형성할 수 있고, 전기도금으로 금속 접합부를 형성하므로 전기 전도도와 접합 강도가 우수한 장점이 있다.

公开(公告)号：KR1020120007645A

公开(公告)日：2012-01-25

申请号：KR1020100068281

申请日：2010-07-15

Applicant: 한국과학기술원

Inventor： 유중돈 ,  김선락 ,  박아영

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L2224/13

Abstract: PURPOSE: A method for bonding a stack chip using electroless plating is provided to improve bonding strength and electric conductivity by forming a metal junction unit with electroless plating. CONSTITUTION: A plurality of chips with a plurality of TSV(Through-Silicon Via)s are arranged to contact a metal pad with a metal bump(115). Arranged chips are immersed in a plating bath with electroless plating solutions. The plurality of chips are bonded by forming a metal junction unit(210) by plating a metal layer around the metal pad and the metal bump.

Abstract translation: 目的：提供一种使用化学镀接合堆叠芯片的方法，通过形成具有化学镀的金属接合单元来提高接合强度和导电性。 构成：具有多个TSV（穿硅通孔）的多个芯片布置成使金属焊盘与金属凸块接触。 将布置的芯片浸入具有化学镀溶液的电镀浴中。 通过在金属焊盘和金属凸块周围镀覆金属层，通过形成金属接合单元（210）来接合多个芯片。