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公开(公告)号：KR101229649B1
公开(公告)日：2013-02-04
申请号：KR1020110037073
申请日：2011-04-21
Applicant: 한국과학기술원
CPC classification number: H01L24/05
Abstract: 측면을 이용한 칩 적층방법, 이에 의하여 적층된 칩 어셈블리 및 이를 위한 칩 제조방법이 제공된다.
본 발명에 따른 칩 적층방법은 칩 상부에 제 1 절연층을 도포한 후, 또 다른 칩을 상기 제 1 절연층 상에 적층시키는 방식으로, 칩-제 1 절연층-칩 형태의 칩 적층구조를 형성시키는 단계;
상기 칩 적층구조의 측면 상에 제 2 절연층을 적층하는 단계; 및
소정 높이의 범프가 하나 이상 형성된 전도성 연결부재를 상기 제 2 절연층 내부로 압착시키는 단계를 포함하며, 여기에서 상기 칩 적층구조에서 상기 칩 패드는 측면에 노출된 상태이고, 상기 압착에 의하여 범프는 상기 제 2 절연층 내부에서 상기 칩 패드와 접촉하는 것을 특징으로 한다.-
公开(公告)号：KR1020120119264A
公开(公告)日：2012-10-31
申请号：KR1020110037073
申请日：2011-04-21
Applicant: 한국과학기술원
CPC classification number: H01L24/05
Abstract: PURPOSE: A chip laminating method, a chip assembly laminated by the same, and a chip manufacturing method for the same are provided to electrically connect a chip pad exposed on a side of a chip in a simple process such as thermo-compression bonding. CONSTITUTION: A chip laminating structure of a chip(100)-first insulating layer(310)-chip is formed. A second insulating layer(320) is laminated on a side of the chip laminating structure. A conductive connecting member(340) is compressed inside the second insulating layer. One or more bumps(330) is formed in the conductive connecting member. A side of a chip pad(110) is exposed in the chip laminating structure. The bump is contacted with the chip pad.
Abstract translation: 目的：提供一种芯片层叠方法，由其层叠的芯片组装体及其芯片制造方法，以热压接等简单工艺将暴露于芯片侧的芯片焊盘电连接。 构成：形成芯片（100） - 第一绝缘层（310）芯片的芯片层叠结构。 第二绝缘层（320）层压在芯片层压结构的一侧。 导电连接构件（340）在第二绝缘层内被压缩。 一个或多个凸起（330）形成在导电连接构件中。 在芯片层叠结构中，芯片焊盘（110）的一侧露出。 凸块与芯片焊盘接触。
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公开(公告)号：KR1020120114890A
公开(公告)日：2012-10-17
申请号：KR1020110032715
申请日：2011-04-08
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: An insulating film for chip lamination, a manufacturing method thereof, and a chip lamination method using the same are provided to simplify a lamination process without forming an insulating layer at side of a chip. CONSTITUTION: A plurality of metal patterns is included inside an insulating layer. The plurality of metal patterns is vertically separated as predetermined distance with each other. The distance between metal patterns is shorter than the distance between chip pads. A second metal Line(122) is extended in a chip lamination direction. A first metal Line(121) is perpendicularly extended as predetermined length. The insulating layer is eliminated as predetermined depth and width. A chip receiving space of trench shape is formed between first metal Lines.
Abstract translation: 目的：提供一种用于芯片层叠的绝缘膜，其制造方法和使用该绝缘膜的芯片层叠方法，以简化层叠工艺而不在芯片侧面形成绝缘层。 构成：绝缘层内包含多个金属图案。 多个金属图案彼此垂直分隔成预定距离。 金属图案之间的距离比芯片之间的距离短。 第二金属线（122）沿芯片层叠方向延伸。 第一金属线（121）以预定长度垂直延伸。 绝缘层被消除为预定的深度和宽度。 在第一金属线之间形成沟槽形状的芯片接收空间。
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公开(公告)号：KR101242281B1
公开(公告)日：2013-03-12
申请号：KR1020110032714
申请日：2011-04-08
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 절연필름을 이용한 칩 적층방법, 이에 의하여 적층된 칩, 이를 위한 절연필름 및 그 제조방법이 제공된다.
본 발명에 따른 절연필름을 이용한 칩 적층방법은 소정 간격만큼 이격되며, 길이 방향으로 연장된 복수의 금속패턴을 절연층 내부에 포함하는 절연필름을 이용한 복수 칩 적층 방법으로, 상기 방법은 상기 칩 사이의 이격 공간에서 상기 절연필름을 상기 칩 방향으로 소정 길이만큼 삽입하는 단계; 및 상기 내부의 금속 패턴을 상기 복수 칩 상부에 형성된 칩 패드에 접합시키는 단계를 포함하는 것을 특징으로 하며, 본 발명은 적층 칩의 층간 전기적인 인터커넥션을 형성하기 위하여 금속 패턴이 형성된 절연필름을 이용, 열압착 방식으로 칩을 적층, 접합시키므로 1회의 공정만으로도 복수 개의 칩을 한번에 적층할 수 있다.-
5.发明公开칩 접합을 위한 실리콘 기판 관통 비아, 이를 포함하는 칩, 적층 칩 및 전기도금을 이용한 적층 칩 접합방법 有权通过连接芯片，芯片和包括它们的安装芯片的硅胶，以及通过电镀来粘合安装的芯片的方法
公开(公告)号：KR1020120113401A
公开(公告)日：2012-10-15
申请号：KR1020110031095
申请日：2011-04-05
CPC classification number: H01L2224/13
Abstract: PURPOSE: A silicon through via for bonding a chip, the chip including the same, a laminated chip, and a method for bonding the laminated chip using an electroplating are provided to improve conductivity and bonding strength by forming a metal bonding part with the electroplating. CONSTITUTION: A metal part(140) fills a silicon through via(170). A metal pad(150) is laminated on the silicon through via. A metal bump(160) is protruded from the chip with a preset height. The metal bump and the metal pad are made of the same metal materials. An insulation layer(120) and a metal seed layer(130) are successively laminated on the silicon through via.
Abstract translation: 目的：提供一种用于将芯片接合的硅通孔，包括其的芯片，层压芯片以及使用电镀来接合层叠芯片的方法，以通过与电镀形成金属接合部来提高导电性和接合强度。 构成：金属部件（140）通过通孔（170）填充硅。 金属焊盘（150）通过通孔层叠在硅上。 金属凸块（160）以预设的高度从芯片突出。 金属凸块和金属垫由相同的金属材料制成。 绝缘层（120）和金属种子层（130）通过通孔依次层压在硅上。
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Patent Agency Ranking
公开(公告)号：KR101158730B1
公开(公告)日：2012-06-22
申请号：KR1020100068281
申请日：2010-07-15
Applicant: 한국과학기술원
CPC classification number: H01L2224/13
Abstract: PURPOSE: A method for bonding a stack chip using electroless plating is provided to improve bonding strength and electric conductivity by forming a metal junction unit with electroless plating. CONSTITUTION: A plurality of chips with a plurality of TSV(Through-Silicon Via)s are arranged to contact a metal pad with a metal bump(115). Arranged chips are immersed in a plating bath with electroless plating solutions. The plurality of chips are bonded by forming a metal junction unit(210) by plating a metal layer around the metal pad and the metal bump.
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公开(公告)号：KR1020110123456A
公开(公告)日：2011-11-15
申请号：KR1020100042954
申请日：2010-05-07
Applicant: 한국과학기술원
IPC: H01L23/48
CPC classification number: H01L24/92 , H01L24/32 , H01L24/73 , H01L24/81 , H01L24/83 , H01L2224/11 , H01L2224/11464 , H01L2224/11472 , H01L2224/11602 , H01L2224/1191 , H01L2224/13 , H01L2224/13011 , H01L2224/13016 , H01L2224/13111 , H01L2224/13139 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2224/1411 , H01L2224/16 , H01L2224/16238 , H01L2224/17 , H01L2224/17055 , H01L2224/32225 , H01L2224/73104 , H01L2224/81191 , H01L2224/81203 , H01L2224/81903 , H01L2224/83191 , H01L2224/83192 , H01L2224/83203 , H01L2224/94 , H01L2924/14 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
Abstract: PURPOSE: A chip with a slanted conductive bump, an electronic part including the chip, and a manufacturing method thereof are provided to restrict excessive deformation of the conductive bump, thereby preventing conductive bump destruction. CONSTITUTION: One or more pads(210) are arranged on the surface of a chip(200) including a conductive bump. A plurality of first slanted conductive bumps(220) is arranged on the upper surface of the pad. A plurality of second slanted conductive bumps(230) is arranged on the surface of the chip adjacent to the pad. The first and second slanted conductive bumps have a cylindrical structure slanted with a fixed angle(Θ). A polymer layer(240) fills the circumference of the first and second slanted conductive bumps.
Abstract translation: 目的：提供具有倾斜导电凸块的芯片，包括芯片的电子部件及其制造方法，以限制导电凸块的过度变形，从而防止导电凸起破坏。 构成：在包括导电凸块的芯片（200）的表面上布置一个或多个焊盘（210）。 多个第一倾斜导电凸块（220）布置在垫的上表面上。 多个第二倾斜导电凸块（230）布置在与焊盘相邻的芯片的表面上。 第一和第二倾斜导电凸块具有以固定角度（Θ）倾斜的圆柱形结构。 聚合物层（240）填充第一和第二倾斜导电凸块的圆周。
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公开(公告)号：KR101054491B1
公开(公告)日：2011-08-05
申请号：KR1020080064718
申请日：2008-07-04
Applicant: 한국과학기술원
IPC: H01L21/60
CPC classification number: H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2224/83192 , H01L2924/00
Abstract: 이 발명은 전자부품(칩)과 기판에 형성된 금속 재질의 스트립범프를 이용한 고상접합방법에 관한 것이다.
이 발명에 따른 스트립범프를 이용한 고상접합방법은, 칩과 기판에 각각 스트립범프를 형성하는 단계와, 상기 스트립범프가 형성된 기판 위에 언더필을 형성하는 단계와, 상기 칩과 기판을 정렬하고 초음파를 가하여 스트립범프 사이의 언더필을 제거하는 단계와, 상기 칩과 기판에 형성된 스트립범프를 접합하면서 상기 언더필을 경화시키는 단계를 포함한다.
초음파, 고상접합, 열압착, 언더필, 스트립범프, 범프-
9.发明授权
公开(公告)号：KR101230221B1
公开(公告)日：2013-02-05
申请号：KR1020100114204
申请日：2010-11-17
Applicant: 한국과학기술원
Abstract: 실시간으로 비드 형상을 시뮬레이션 할 수 있는 용접 시뮬레이션 방법, 시스템 및 이를 위한 기록 매체를 공개한다. 본 발명은 샘플 데이터를 획득하기 위한 오프라인 시뮬레이션 단계와 오프라인 시뮬레이션 단계를 통해 획득된 샘플 데이터를 이용하여 신경회로망을 훈련하고, 형상근사함수를 획득하는 트레이닝 단계를 구비하여, 이후 훈련자가 실시간 비드 형상 시뮬레이션 단계에서 컴퓨터 그래픽으로 구현된 가상의 모재에 훈련용 모의 용접토치를 이용하여 용접작업을 수행할 때, 실시간으로 비드 형상을 시뮬레이션하여 출력할 수 있으므로, 용접 훈련의 성과를 극대화 시킬 수 있으며, 훈련 시간을 단축시킬 수 있다.
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公开(公告)号：KR101229660B1
公开(公告)日：2013-02-04
申请号：KR1020110032715
申请日：2011-04-08
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 칩 적층용 절연필름, 그 제조방법 및 이를 이용한 칩 적층방법이 제공된다.
본 발명에 따른 칩 적층용 절연필름은 절연층(110); 및 상기 절연층 내부에 구비되는 금속패턴(120)을 포함하며, 여기에서 상기 금속패턴은 칩 적층방향으로 연장되는 제 2 금속라인(122); 및 상기 제 2 금속라인으로부터 소정 길이만큼 수직 연장되는 복수 개의 제 1 금속라인(121)으로 이루어진 것을 특징으로 하며, 본 발명은 적층칩 층간의 전기적인 인터커넥션을 형성하기 위하여 금속 패턴이 형성된 절연필름을 이용하여 열압착본딩으로 적층하므로 생산성이 높은 장점이 있다. 또한, 패드의 신호선과 칩의 측면의 절연을 위한 절연층을 형성할 필요가 없기 때문에 적층 공정이 단순한 장점이 있으며, 패드의 크기 및 간격과 무관하게 적층 칩 사이의 층간 전기적인 인터커넥션을 형성하므로 공정의 적용 범위가 넓은 장점이 있다. 더 나아가, 본 발명에 따른 절연필름은 구조가 간단하여 필름 제작 공정이 간단한 장점이 있다.
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