公开(公告)号：WO2019156517A1

公开(公告)日：2019-08-15

申请号：PCT/KR2019/001626

申请日：2019-02-11

Applicant: 한국과학기술원

Inventor： 배현민 ,  전세준

IPC: H03K7/08

Abstract: 본 발명의 일 태양에 따르면, 신호를 처리하는 방법으로서, 입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 방법이 제공된다. 또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 방법으로서, 입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 방법이 제공된다.

公开(公告)号：KR102054816B1

公开(公告)日：2020-01-22

申请号：KR1020180151431

申请日：2018-11-29

Applicant: 한국과학기술원

Inventor： 배현민 ,  전세준

IPC: H03K7/08

公开(公告)号：KR102032325B1

公开(公告)日：2019-10-15

申请号：KR1020130103217

申请日：2013-08-29

Applicant: 에스케이하이닉스 주식회사 ,  한국과학기술원

Inventor： 전세준 ,  배현민 ,  이현배

IPC: H03M1/18 ,  H03M1/34 ,  H03M1/12

公开(公告)号：KR1020150025571A

公开(公告)日：2015-03-11

申请号：KR1020130103217

申请日：2013-08-29

Applicant: 에스케이하이닉스 주식회사 ,  한국과학기술원

Inventor： 전세준 ,  배현민 ,  이현배

IPC: H03M1/12

CPC classification number: H03M1/182 ,  H03M1/1245 ,  H03M1/34 ,  H03M2201/196 ,  H03M2201/6135

Abstract: 본 발명에 따르면, ADC 기준 레벨을 적응적으로 배치시킴으로써 비트 에러 율을 직접적으로 최적화할 수 있고, 복수의 이퀄라이저 내에 배치된 ADC의 기준전압 레벨을 상호 독립적으로 배치시켜 비트 에러 율을 최적화할 수 있다.
본 발명에 따른 A/D 변환 장치는, 외부로부터 인가되는 외부 클럭을 이용하여 주기가 동일하고, 위상이 서로 다른 제1 클럭과 제2 클럭을 출력하는 클럭 제너레이터; 외부로부터 수신되는 왜곡된 디지털 입력 신호의 반주기 내 제1 및 제2 위상에서 각각 샘플링하여 홀드하는 샘플홀드부; 상기 제1 위상에서 상태를 천이하는 제1 클럭에 동기되어 상기 제1 위상에서 홀드된 제1 홀드 신호를 입력받고, 인가되는 가중치를 이용하여 트랜스미터로부터 출력되는 디지털 신호와 균등화 신호 사이의 에러를 감소시키도록 구성된 제1 입력단 이퀄라이저; 상기 제2 위상에서 상태를 천이하는 제2 클럭에 동기되어 상기 제2 위상에 홀드된 제2 홀드 신호를 입력받고, 상기 가중치를 이용하여 상기 트랜스미터로부터 출력되는 디지털 신호와 상기 균등화 신호 사이의 에러율을 감소시키도록 구성된 제2 입력단 이퀄라이저; 상기 제1 및 제2 입력단 이퀄라이저의 출력을 가산하여 상기 균등화 신호를 생성하고, 상기 트랜스미터로부터 출력되는 디지털 신호에서 상기 균등화 신호를 감산하여 에러 신호를 출력하는 에러 생성부; 및 상기 균등화 신호를 슬라이싱하여 슬라이스드 출력 신호를 생성하는 슬라이서를 포함한다.

Abstract translation: 根据本发明，可以通过自适应地分配用于模数转换器（ADC）的参考电平来直接优化误比特率，并且可以通过将分配在多个均衡器中的ADC的参考电平分配为 彼此独立。 根据本发明的ADC器件包括使用从外部施加的外部时钟以差分相位输出第一和第二时钟的时钟发生器; 采样保持单元，在从外部接收的失真的数字输入信号的半周期内的第一和第二相位进行采样，并保持采样结果; 第一输入级均衡器，被配置为与其状态在第一相位移位的第一时钟同步，接收保持在第一相位的第一保持信号，并且减少从发送器输出的数字信号与均衡之间的误差 通过使用施加的重量信号; 第二输入级均衡器，被配置为与状态在第二相位移位的第二时钟同步，接收保持在第二相位的第二保持信号，并减少从发送器输出的数字信号与均衡之间的误差 通过使用施加的重量信号; 误差产生单元，用于对来自第一和第二级均衡器的输出进行求和以产生均衡信号，并从从发送器输出的数字信号中减去均衡信号以输出误差信号; 以及切片器，其对均衡信号进行切片以产生切片输出信号。

公开(公告)号：KR1020130003545A

公开(公告)日：2013-01-09

申请号：KR1020110064960

申请日：2011-06-30

Applicant: 한국전자통신연구원 ,  한국과학기술원

Inventor： 배현민 ,  권순원 ,  전세준

IPC: H03M1/12

CPC classification number: H03M1/141 ,  H03M1/361

Abstract: PURPOSE: A folded reference voltage flash analog-to-digital converter and a method thereof are provided to increase analog-to-digital conversion speed by supplying a flash ADC. CONSTITUTION: A first analog to digital converter C(10) determines the most significant bit of an analog input signal. A second analog-to-digital C(14) includes a plurality of comparators which determine bits of the analog input signal. A reference voltage control unit(12) varies a reference voltage inputted to the second ADC. The first ADC determines the most significant bit to 1 to 0 by inputting the analog input signal. [Reference numerals] (12) Reference voltage control unit; (AA) Input signal; (BB) Reference signal

Abstract translation: 目的：提供折叠的参考电压闪存模数转换器及其方法，以通过提供闪存ADC来提高模数转换速度。 构成：第一个模数转换器C（10）确定模拟输入信号的最高有效位。 第二模拟数字C（14）包括确定模拟输入信号的位的多个比较器。 参考电压控制单元（12）改变输入到第二ADC的参考电压。 第一个ADC通过输入模拟输入信号将最高有效位决定为1到0。 （附图标记）（12）参考电压控制单元; （AA）输入信号; （BB）参考信号