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公开(公告)号：KR100482845B1
公开(公告)日：2005-04-14
申请号：KR1020020049821
申请日：2002-08-22
Applicant: 한국전기연구원
IPC: H01L29/47
Abstract: 본 발명은 두 개의 소자의 연결을 위한 접합 매개물이 불필요하고, 높은 항복 전압을 용이하게 구현할 수 있으며, 서어지 전류에도 쉽게 파괴되지 않는 탄화규소 백투백 쇼트키 장벽 다이오드 구조체를 제공하고자 한다.
본 발명에 따른 탄화규소 백투백 쇼트키 장벽 다이오드 구조체는 몸체의 중심부에 위치하는 것으로, 반도체 소자를 제조하기 위한 대상물질로서 모재를 이루는 탄화규소 단결정 기판; 탄화규소 단결정 기판의 상면 및 하면에 각각 형성되며, 항복 전압에 관여하는 상부 및 하부 탄화규소 에피탁시층; 및 상부 및 하부 에피탁시층의 표면에 각각 형성되며, 탄화규소와 쇼트키 특성을 보이는 한편 전극 역할을 수행하는 상부 및 하부 쇼트키 금속접합층을 포함하여 구성된다.
이와 같은 본 발명에 의하면, 한 개의 탄화규소 단결정 기판의 양쪽면에 쇼트키 금속접합층이 각각 형성되어 있는 구조로 되어 있으므로, 한 개의 소자로 두 개의 소자를 잇대어 붙인 것과 동일한 전기적 특성을 발휘할 수 있고, 오믹 접합이 필요하지 않아 제조공정을 줄일 수 있으며, 고장 확률을 낮추고, 높은 항복전압을 용이하게 구현할 수 있으며, 우수한 서어지 흡수능력을 발휘할 수 있다.-
公开(公告)号：KR1020030048695A
公开(公告)日：2003-06-25
申请号：KR1020010078677
申请日：2001-12-12
Applicant: 한국전기연구원
IPC: G01R31/28
Abstract: PURPOSE: A built-in current sensing circuit for IDDQ test is provided to sense effectively the current between a power supply terminal and an earth terminal of a test target circuit by improving a structure of the built-in current sensing circuit. CONSTITUTION: A built-in current sensing circuit(100) includes a current sensing portion(20), a level converting portion(30), a comparing portion(40), and a reference voltage generating portion(50). The current sensing portion converts the current between a power terminal and an earth terminal of a test target circuit(10) to a voltage and detects the voltage. The level converting portion converts the voltage of the current sensing portion. A reference voltage generation portion generates a reference voltage. The comparing portion outputs a determining signal by comparing the level converting voltage of the level converting portion with a setup voltage of the reference voltage generation portion.
Abstract translation: 目的：提供IDDQ测试的内置电流检测电路，通过改进内置电流检测电路的结构，有效地感测测试对象电路的电源端子和接地端子之间的电流。 构成：内置电流检测电路（100）包括电流检测部分（20），电平转换部分（30），比较部分（40）和参考电压产生部分（50）。 电流检测部分将测试目标电路（10）的电源端子和接地端子之间的电流转换成电压并检测电压。 电平转换部分转换电流检测部分的电压。 参考电压产生部分产生参考电压。 比较部分通过将电平转换部分的电平转换电压与参考电压产生部分的设置电压进行比较来输出确定信号。
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Patent Agency Ranking
公开(公告)号：KR1020040021761A
公开(公告)日：2004-03-11
申请号：KR1020020053093
申请日：2002-09-04
Applicant: 한국전기연구원
IPC: H01L21/8232
Abstract: PURPOSE: A silicon carbide MOSFET with a metal gate electrode and a method for manufacturing the same are provided to be capable of simplifying the manufacturing process and reducing the manufacturing cost. CONSTITUTION: An epitaxial layer(202) is formed on a SiC single crystalline substrate(201). A P-well(203) is formed on the epitaxial layer. An N-type source region(205) is formed in the P-well. A doping region(206) is formed in the source region. A gate oxide layer(207) is formed on the resultant structure of a channel region. An upper metal film as a source electrode(208s) and a gate electrode(208g) is formed on the resultant structure. A lower metal film(209) is formed on the back surface of the SiC substrate(201).
Abstract translation: 目的：提供具有金属栅电极的碳化硅MOSFET及其制造方法，能够简化制造工艺并降低制造成本。 构成：在SiC单晶衬底（201）上形成外延层（202）。 在外延层上形成P阱（203）。 在P阱中形成有N型源区（205）。 在源极区域中形成掺杂区域（206）。 在沟道区域的结构结构上形成栅极氧化层（207）。 在所得结构上形成作为源电极（208s）和栅电极（208g）的上金属膜。 在SiC衬底（201）的背面形成有下金属膜（209）。
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公开(公告)号：KR1020030086641A
公开(公告)日：2003-11-12
申请号：KR1020020024734
申请日：2002-05-06
Applicant: 한국전기연구원
CPC classification number: H05K3/386 , H05K3/0011
Abstract: PURPOSE: A method is provided to simplify manufacturing procedures and prevent an environmental contamination, while allowing for a re-utilization of metal wire layer. CONSTITUTION: A method comprises a first step of forming a plate-shaped electrical insulating layer(12) on a metal base plate(11); a second step of forming a metal wire pattern; and a third step of forming a metal wire pattern layer by attaching the metal wire pattern on the plate-shaped electrical insulating layer. The first and the second step are performed independently from each other.
Abstract translation: 目的：提供一种简化制造程序并防止环境污染的方法，同时允许金属丝层的再利用。 构成：一种方法包括在金属基板（11）上形成板状电绝缘层（12）的第一步骤; 形成金属线图案的第二步骤; 以及通过将金属线图案安装在板状电绝缘层上而形成金属线图案层的第三步骤。 第一和第二步骤彼此独立地进行。
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公开(公告)号：KR1020040017894A
公开(公告)日：2004-03-02
申请号：KR1020020049821
申请日：2002-08-22
Applicant: 한국전기연구원
IPC: H01L29/47
Abstract: PURPOSE: A silicon carbide back to back Schottky barrier diode structure is provided to be capable of easily embodying a high breakdown voltage and enduring surge current. CONSTITUTION: A silicon carbide back to back Schottky barrier diode structure is provided with a silicon carbide mono-crystal substrate(500) and an upper and lower silicon carbide epitaxial layer(501,502) formed at the upper and lower portion of the silicon carbide mono-crystal substrate for controlling a breakdown voltage. The silicon carbide back to back Schottky barrier diode structure further includes an upper and lower Schottky metal junction layer(503,504) formed on the predetermined surfaces of the upper and lower epitaxial layer for being used as an electrode.
Abstract translation: 目的：碳化硅背靠背肖特基势垒二极管结构能够容易地体现高的击穿电压和持久的浪涌电流。 构成：碳化硅背靠背肖特基势垒二极管结构设置有碳化硅单晶衬底（500）和形成在碳化硅单晶衬底（500）的上部和下部的上部和下部碳化硅外延层（501,502） 用于控制击穿电压的晶体基板。 碳化硅背靠背肖特基势垒二极管结构还包括形成在上外延层和下外延层的预定表面上的上和下肖特基金属结层（503,504），用作电极。
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公开(公告)号：KR100481227B1
公开(公告)日：2005-04-07
申请号：KR1020020024734
申请日：2002-05-06
Applicant: 한국전기연구원
Abstract: 본 발명은 반도체의 패키지 및 전자회로 구성에 광범위하게 사용되는 회로기판을 제조하는 새로운 방법에 의하여 종래의 제조방법에서 문제점으로 지적되는 화학적 에칭공정에 의한 폐액 산출과, 금속배선층 표면의 오염과, 불필요한 금속배선층 영역의 제거에 따른 재활용의 어려움과, 공정의 복잡성 등을 개선할 수 있는 금속배선층 패턴을 가진 회로기판의 제조방법을 제공하기 위한 것이다
이를 위해 금속배선층 패턴을 가진 회로기판의 제조방법은, 판상의 전기절연층을 형성하는 제 1단계와; 금속배선 패턴을 형성하는 제 2단계와; 상기 제 1단계에서 형성된 판상의 전기절연층 상에 상기 제 2단계에서 형성된 상기 금속배선 패턴을 접착하여 금속배선 패턴층을 형성하는 제 3단계를 포함하여 이루어진다.-
公开(公告)号：KR100477396B1
公开(公告)日：2005-03-28
申请号：KR1020020053093
申请日：2002-09-04
Applicant: 한국전기연구원
IPC: H01L21/8232
Abstract: 본 발명에 따른 금속 게이트 전극을 갖는 탄화규소 MOSFET 소자는 동일한 금속을 사용하여 단일 공정에 의해 동시에 금속막을 형성하고, 그것을 분리하여 형성된 게이트 전극과 소스 영역 전극을 구비함을 특징으로 하며, 이와 같은 탄화규소 MOSFET 소자의 제조방법은, 탄화규소 단결정 기판 위에 에피탁시층을 형성하는 단계; 에피탁시층에 웰을 형성하는 단계; 웰 내부에 소스 영역을 형성하는 단계; 소스 영역에 오믹 접촉을 용이하게 하기 위한 도핑 영역을 형성하는 단계; MOSFET 구조체 중심부의 채널 부위에 게이트 산화막을 형성하는 단계; 게이트 산화막의 형성 후, 상기 소스 영역과 게이트 산화막을 포함한 에피탁시층 표면 전체에 걸쳐 단일 공정으로 동시에 금속막을 형성하는 단계; 금속막을 소스 영역의 오믹 전극과 게이트 산화막 위의 게이트 전극으로 분리하는 단계; 및 MOSFET 구조체의 드레인 영역인 웨이퍼 뒷면에 오믹 접촉을 위한 금속막을 형성하는 단계를 포함하여 구성된다.
이와 같은 본 발명에 의하면, 탄화규소 MOSFET 게이트 전극과 소스영역 전극을 형성함에 있어서, 동일한 금속을 사용하여 단일 공정에 의해 동시에 금속막을 형성하고, 그것을 분리하여 게이트 전극과 소스 영역 전극을 형성하므로, 종래의 방법에 비해 공정이 단순화되어 공정단계와 비용을 줄일 수 있는 장점이 있다.
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