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公开(公告)号：KR100619603B1
公开(公告)日：2006-09-11
申请号：KR1020050001813
申请日：2005-01-07
Applicant: 한국전기연구원
IPC: H01L29/872 , H01L21/31 , H01L21/324 , H01L21/205
Abstract: 본 발명에 따른 이중산화막을 갖는 고내압 탄화규소 쇼트키 다이오드 소자는, 고농도 n형 탄화규소 기판과, 그 탄화규소 기판 위에 적층 형성되는 저농도 n형 탄화규소 에피탁시층과, 그 탄화규소 에피탁시층 위에 금속접합 가장자리의 전계를 견딜 수 있도록 설계되어 500nm~2um두께로 적층 형성되는 화학기상증착 산화막과, 상기 탄화규소 에피탁시층 위에 형성되는 상부 쇼트키 접촉 금속막과, 상기 탄화규소 기판의 하부에 형성되는 하부 저항성 접촉 금속막을 구비하는 탄화규소 쇼트키 다이오드 소자에 있어서, 상기 저농도 n형 탄화규소 에피탁시층과 상기 화학기상증착 산화막 사이에는 중심부의 일정 영역을 제외한 나머지 양측 영역에 화학기상증착 산화막에서 발생하는 누설전류를 차단하고 탄화규소와의 계면전하를 줄이기 위한 10~50nm 두께의 열산화막이 각각 형성되고, 그 열산화막의 중심부 및 그 중심부에서 수직으로 연장되는 상기 화학기상증착 산화막의 중심부에 의해 형성되는 U자형 채널과, 그 U자형 채널의 상면부, 그리고 그 상면부 양측으로 각각 일정 길이만큼 연장된 영역에 걸쳐 상기 상부 쇼트키 접촉 금속막이 형성된다.
이와 같은 본 발명에 의하면, 열산화막과 화학기상증착법으로 증착한 산화막의 이중층을 전계판으로 사용하므로, 화학기상증착법으로 증착한 산화막의 누설전류를 차단할 수 있고, 장기간 사용 시 소자의 신뢰성을 향상시킬 수 있다.-
公开(公告)号：KR100446954B1
公开(公告)日：2004-09-01
申请号：KR1020010058883
申请日：2001-09-22
Applicant: 한국전기연구원
IPC: H01L21/20
Abstract: PURPOSE: A method for fabricating a silicon carbide semiconductor device is provided to prevent defects of a surface of the silicon carbide semiconductor device by using an ion implantation method. CONSTITUTION: An n-type silicon carbide epitaxy layer(12) is formed on a silicon carbide crystalline(11). A mask material is coated on a surface of the n-type silicon carbide epitaxy layer(12). The mask material is patterned. An ion implantation process of p-type dopants is performed. The patterned mask material is removed. An oxide layer(14) is formed on the n-type silicon carbide epitaxy layer(12). The p-type dopants are activated by performing a thermal process. A p-well(21) is formed by activating the p-type dopants. An ion implantation mask is patterned. An n source region(22) of MOSFET is formed by implanting n-type dopants into the p-well(21).
Abstract translation: 目的：提供一种用于制造碳化硅半导体器件的方法，以通过使用离子注入方法来防止碳化硅半导体器件的表面的缺陷。 构成：在碳化硅晶体（11）上形成n型碳化硅外延层（12）。 掩模材料被涂覆在n型碳化硅外延层（12）的表面上。 掩模材料被图案化。 执行p型掺杂剂的离子注入工艺。 图案化的掩模材料被去除。 在n型碳化硅外延层（12）上形成氧化层（14）。 通过执行热处理来激活p型掺杂剂。 通过激活p型掺杂剂形成p阱（21）。 离子注入掩模被图案化。 MOSFET的n源区（22）通过将n型掺杂剂注入到p阱（21）中而形成。
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公开(公告)号：KR1020030086641A
公开(公告)日：2003-11-12
申请号：KR1020020024734
申请日：2002-05-06
Applicant: 한국전기연구원
CPC classification number: H05K3/386 , H05K3/0011
Abstract: PURPOSE: A method is provided to simplify manufacturing procedures and prevent an environmental contamination, while allowing for a re-utilization of metal wire layer. CONSTITUTION: A method comprises a first step of forming a plate-shaped electrical insulating layer(12) on a metal base plate(11); a second step of forming a metal wire pattern; and a third step of forming a metal wire pattern layer by attaching the metal wire pattern on the plate-shaped electrical insulating layer. The first and the second step are performed independently from each other.
Abstract translation: 目的：提供一种简化制造程序并防止环境污染的方法，同时允许金属丝层的再利用。 构成：一种方法包括在金属基板（11）上形成板状电绝缘层（12）的第一步骤; 形成金属线图案的第二步骤; 以及通过将金属线图案安装在板状电绝缘层上而形成金属线图案层的第三步骤。 第一和第二步骤彼此独立地进行。
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公开(公告)号：KR1020030025711A
公开(公告)日：2003-03-29
申请号：KR1020010058883
申请日：2001-09-22
Applicant: 한국전기연구원
IPC: H01L21/20
Abstract: PURPOSE: A method for fabricating a silicon carbide semiconductor device is provided to prevent defects of a surface of the silicon carbide semiconductor device by using an ion implantation method. CONSTITUTION: An n-type silicon carbide epitaxy layer(12) is formed on a silicon carbide crystalline(11). A mask material is coated on a surface of the n-type silicon carbide epitaxy layer(12). The mask material is patterned. An ion implantation process of p-type dopants is performed. The patterned mask material is removed. An oxide layer(14) is formed on the n-type silicon carbide epitaxy layer(12). The p-type dopants are activated by performing a thermal process. A p-well(21) is formed by activating the p-type dopants. An ion implantation mask is patterned. An n source region(22) of MOSFET is formed by implanting n-type dopants into the p-well(21).
Abstract translation: 目的：提供一种用于制造碳化硅半导体器件的方法，以通过使用离子注入方法来防止碳化硅半导体器件的表面的缺陷。 构成：在碳化硅结晶（11）上形成n型碳化硅外延层（12）。 掩模材料被涂覆在n型碳化硅外延层（12）的表面上。 掩模材料被图案化。 执行p型掺杂剂的离子注入工艺。 去除图案化的掩模材料。 在n型碳化硅外延层（12）上形成氧化物层（14）。 通过进行热处理来激活p型掺杂剂。 通过激活p型掺杂剂形成p阱（21）。 图案化离子注入掩模。 通过将n型掺杂剂注入到p阱（21）中来形成MOSFET的n源区（22）。
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公开(公告)号：KR100292979B1
公开(公告)日：2001-07-12
申请号：KR1019970052471
申请日：1997-10-14
Applicant: 한국전기연구원 , 주식회사 한국전자홀딩스
IPC: H01L29/74
Abstract: PURPOSE: A method for fabricating a large-scaled thyristor by using a direct junction method of a silicon wafer with a groove structure is provided to prevent a damage of a silicon wafer by increasing mechanical intensity of the silicon wafer and improve a switching characteristic of a semiconductor device by inserting a p+- buried layer into a p- base in order to control a resistance and a thickness of the p- base. CONSTITUTION: A p++- layer as a buried layer is formed by doping boron on a p+- type silicon wafer. A boro-silicate glass is generated on a surface of the p++- layer in a boron diffusion process. The boro-silicate glass is removed and a groove is generated by using a chemical etch method. An n- type semiconductor wafer is adhered thereon. A thermal process is performed to remove the groove. An n region as much as a desired thickness is removed from the n- type semiconductor wafer. A p- base and a n+- cathode emitter are formed thereon.
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Patent Agency Ranking
公开(公告)号：KR1019990031667A
公开(公告)日：1999-05-06
申请号：KR1019970052471
申请日：1997-10-14
Applicant: 한국전기연구원 , 주식회사 한국전자홀딩스
IPC: H01L29/74
Abstract: 본 발명은 홈구조 실리콘 웨이퍼 직접접합 기술을 이용한 대면적 사이리스터 제조방법에 관한 것으로, 대면적(대용량) 사이리스터(Thyristor) 소자 제조시 실리콘 웨이퍼의 기계적 강도를 높혀 실리콘 웨이퍼의 휘어짐과 파손을 방지할 수 있고, p-베이스에 p
+ -buried층을 넣어서 p-베이스의 저항 및 두께를 제어하여 소자의 스위칭 특성을 개선할 수 있게 한 것이다.-
公开(公告)号：KR100177872B1
公开(公告)日：1999-04-15
申请号：KR1019950041641
申请日：1995-11-16
Applicant: 한국전기연구원 , 주식회사 한국전자홀딩스
IPC: H01L21/322
Abstract: 본 발명은 실리콘 웨이퍼의 직접 접합방법에 관한 것으로, 제2실리콘 웨이퍼의 접합될 한쪽 면에 산화막을 형성하고, 보론(B) 또는 인(P)을 확산시키기 위하여 확산시키고자하는 부분에 산화막을 에칭하여 생성되는 유리 성분의 에칭 방법 또는 제2실리콘 웨이퍼의 접합되는 한쪽 면 산화막에 얻고자 하는 크기의 홈 망을 만들어서 화학적인 에칭방법으로 실리콘 표면을 에칭하여 생성되는 인위적인 에칭방법을 이용하여 그물망 형상의 홈을 형성하고, 이 그물망 형상의 홈이 형성된 제2실리콘 웨이퍼와 경면연마면을 가진 제1실리콘 웨이퍼를 질소 및 진공분위기에서 질소 및 진공 분위기에서 80∼120℃의 온도에서 2∼6시간 동안 압착시킨 후, 900∼1200℃의 질소 및 진공분위기에서 0.5∼4시간 동안 열처리하여 직접 접합함으로써 접합계면 및 실리콘 내부의 결함을 줄일 수 있는 등의 효과를 가지는 것이다.
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公开(公告)号：KR101087650B1
公开(公告)日：2011-11-30
申请号：KR1020100102868
申请日：2010-10-21
Applicant: 한국전기연구원
CPC classification number: H01L2224/24 , H01L2224/24137 , H01L2224/48091 , H01L2224/48137 , H01L2224/49107 , H01L2224/49113 , H01L2224/73267 , H01L2224/82 , H01L2224/92244 , H01L2924/00014
Abstract: PURPOSE: A connection structure of a forward serially connected light emitting cell array is provided to prevent defects in a chip mounting process and simplify a process by structuralizing a P type semiconductor and an N type semiconductor of a light emitting cell with a simple metal thin film. CONSTITUTION: A plurality of light emitting cells(100) is arranged on a substrate with a physically separated structure. A light emitting cell emits light by the PN junction of a P type semiconductor(120) and an N type semiconductor(140). The N type semiconductor is formed on the substrate with a structure with a plurality of electrically isolated islands. A wiring(300) electrically connects the P type semiconductor and the N type semiconductor. The wiring is formed on the substrate with a metal thin film type.
Abstract translation: 目的：提供前向串联连接的发光单元阵列的连接结构，以防止芯片安装过程中的缺陷，并通过简单的金属薄膜结构化发光单元的P型半导体和N型半导体来简化工艺 。 构成：多个发光单元（100）被布置在具有物理分离结构的基板上。 发光单元通过P型半导体（120）和N型半导体（140）的PN结发光。 在具有多个电隔离岛的结构的衬底上形成N型半导体。 布线（300）电连接P型半导体和N型半导体。 在金属薄膜型基板上形成布线。
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公开(公告)号：KR1020110064180A
公开(公告)日：2011-06-15
申请号：KR1020090120670
申请日：2009-12-07
Applicant: 한국전기연구원
IPC: H01L29/786 , H01B1/20
CPC classification number: H01L51/0032 , H01B1/20 , H01L29/7869 , H01L51/0005 , H01L51/0558
Abstract: PURPOSE: A material of an organic/inorganic nano hybrid transparent thin film transistor and the organic/inorganic nano hybrid transparent thin film transistor using the material are provided to simultaneously use a transparent inorganic semiconductor particle and a transparent organic semiconductor, thereby eliminating the demerits of OTFTs and ITFTs while keeping the merits of the OTFTs and ITFTs. CONSTITUTION: A channel layer of a transparent thin film transistor uses hybrid semiconductor ink in which transparent inorganic semiconductor particles are uniformly dispersed on a transparent organic semiconductor matrix. The channel layer can be an n type or a p type. The transparent inorganic semiconductor particle is dispersed in the transparent organic semiconductor by a coupling agent. The coupling agent is one of silane, titanate, or aluminate.
Abstract translation: 目的：提供有机/无机纳米混合透明薄膜晶体管的材料和使用该材料的有机/无机纳米混合透明薄膜晶体管，以同时使用透明无机半导体颗粒和透明有机半导体，从而消除 OTFT和ITFTs，同时保持OTFT和ITFT的优点。 构成：透明薄膜晶体管的沟道层使用其中透明无机半导体颗粒均匀分散在透明有机半导体基体上的混合半导体油墨。 通道层可以是n型或p型。 透明无机半导体颗粒通过偶联剂分散在透明有机半导体中。 偶联剂是硅烷，钛酸酯或铝酸盐之一。
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公开(公告)号：KR100481227B1
公开(公告)日：2005-04-07
申请号：KR1020020024734
申请日：2002-05-06
Applicant: 한국전기연구원
Abstract: 본 발명은 반도체의 패키지 및 전자회로 구성에 광범위하게 사용되는 회로기판을 제조하는 새로운 방법에 의하여 종래의 제조방법에서 문제점으로 지적되는 화학적 에칭공정에 의한 폐액 산출과, 금속배선층 표면의 오염과, 불필요한 금속배선층 영역의 제거에 따른 재활용의 어려움과, 공정의 복잡성 등을 개선할 수 있는 금속배선층 패턴을 가진 회로기판의 제조방법을 제공하기 위한 것이다
이를 위해 금속배선층 패턴을 가진 회로기판의 제조방법은, 판상의 전기절연층을 형성하는 제 1단계와; 금속배선 패턴을 형성하는 제 2단계와; 상기 제 1단계에서 형성된 판상의 전기절연층 상에 상기 제 2단계에서 형성된 상기 금속배선 패턴을 접착하여 금속배선 패턴층을 형성하는 제 3단계를 포함하여 이루어진다.
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