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Patent Agency Ranking
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公开(公告)号：KR1019960003650B1
公开(公告)日：1996-03-21
申请号：KR1019930027858
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: The buffer memory in a I/O processor is divided into two banks and the banks are designed to be occupied by multi SCSI bus so that collision of bus and data transmission time is decreased. The I/O processor includes a first memory bank and a second memory bank occupied by a first and a second SCSI controller and a third and a fourth SCSI controller respectively, and a first and a second memory controller for controlling data I/O into the first and the second bank.
Abstract translation: I / O处理器中的缓冲存储器分为两个存储区，并且存储体被设计为被多个SCSI总线占用，使得总线和数据传输时间的冲突减少。 I / O处理器分别包括由第一和第二SCSI控制器和第三和第四SCSI控制器分别占用的第一存储器组和第二存储器组，以及用于将数据I / O控制到第一和第四存储器组中的第一和第二存储器控制器 第一和第二银行。
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公开(公告)号：KR1019950020144A
公开(公告)日：1995-07-24
申请号：KR1019930027858
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 컴퓨터 시스템의 성능향상을 위한 입출력 프로세서에 관한 것으로, 입출력 프로세서 내의 버퍼 메모리를 분리하여 다중의 SCSI 버스가 상기 버퍼 메모리를 공유하도록 하고, DMAC와 프로에서의 독립적인 동작을 위한 어드레스 및 데이타 패스를 구성한 입출력 프로세서에 관한 것이다. 이에 본 발명은 다중의 SCSI버스를 제어하는 복수개의 SCSI 제어기와, 하위어드레스 영역으로 SCSI#1과 SCSI#2가 공유하는 제1뱅크와 상위 어드레스 영역으로 SCSI#3과 SCSI#4가 공유하는 제2뱅크로 나누는 2개의 데이타 버퍼메모리와, 상기 데이타 버퍼메모리 뱅크를 제어하는 버퍼메모리 제어기로 구성된다. 상기한 구성요소에 의해 본 발명은 다중의 SCSI버스간의 충돌을 줄이는 작용을 한다.
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公开(公告)号：KR1019950014186B1
公开(公告)日：1995-11-22
申请号：KR1019930027857
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: The controller comprises; a system memory address count register(14) which stores and counts addresses to access to the system bus; a data buffer memory address count register(15) which stores and counts the address to access to the data buffer memory; a word count register(13) which stores and counts words in order to control the data for transmitting to the memory; a control register(11) which controlls the operation of the DMA controller; a state register(10) which stores the error state that generates when DMA controller transmits the data; a word register(7) which is the temporary register to retry without interference when the error happens; and a control logic(12) which combines the data buffer memory address register, the system memory addres register and the processor.
Abstract translation: 控制器包括 系统存储器地址计数寄存器（14），其存储和计数访问系统总线的地址; 数据缓冲存储器地址计数寄存器（15），用于存储和计数访问数据缓冲存储器的地址; 字计数寄存器（13），其存储和计数字以便控制用于发送到存储器的数据; 控制DMA控制器的操作的控制寄存器（11）; 状态寄存器（10），存储当DMA控制器发送数据时产生的错误状态; 一个字寄存器（7），它是临时寄存器，在发生错误时不受干扰地重试; 以及组合数据缓冲存储器地址寄存器，系统存储器寄存器和处理器的控制逻辑（12）。
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公开(公告)号：KR1019950020095A
公开(公告)日：1995-07-24
申请号：KR1019930027857
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: 본 발명은 DMA 컨트롤러에 관한 것으로, 어드레스 통로를 분리하여 DMA 컨트롤러가 양쪽 메모리에 동시에 접근하게 하므로써 데이타의 전송능력을 개선시킨 DMA 컨트롤러에 관한 것이다.
상기 DMA 컨트롤러는 시스템 메모리 어드레스를 카운트하는 레지스터(14)와 데이타 버퍼 메모리 어드레스 카운트 레지스터(15)가 각각 공통의 버스에 연결되어 있다. 그리고 DMA 컨트를러의 동작을 제어하는 제어 레지스터(11)와, 에러 상태등을 저장하는 상태 레지스터(10)와, 데이타 전송도중 오류발생시 DMA 컨트롤러가 독립적으로 재시도를 행하기 위하여 초기값을 저장하는 임시 레지스터들(7, 8, 9)이 스텍구조를 이루고 워드를 카운트 하는 레지스터(13)가 공통의 버스에 연결되어 있고, 프로세서(I)와 정합되어 있고 데이타 버퍼(5)를 제어하고 내부상태 천이 제어및 필요한 신호를 생성하는 제어로직이 있다.
상기한 구성에 의한 본 발명은 DMA 컨트롤러가 양쪽 메모리에 동시에 접근하여 많은 양의 정보의 데이타를 짧은 시간에 전송하고, 에러발생시 독자적으로 재시도를 할 수 있고, 데이타 버퍼를 DMA 컨트롤러와 분리하여 데이타 전송 쪽을 가변적이 되도록 하였다.
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