公开(公告)号：KR100205072B1

公开(公告)日：1999-06-15

申请号：KR1019960061992

申请日：1996-12-05

Applicant: 한국전자통신연구원

Inventor： 김진표 ,  김중배 ,  김용연 ,  임기욱

IPC: G06F12/00

CPC classification number: G06F11/1076 ,  G06F2211/1009

Abstract: A VRAM-based parity engine for use in a disk array controller is disclosed, in which the parity arithmetic operation is carried out in a fast and effective manner, thereby improving the performance of the RAID system. Particularly, the parity data arithmetic operation is not resorted to a processor, but to a VRAM, thereby realizing a high speed operation. In the disk array controller, a VRAM (video RAM) is used, in such a manner that the reading, updating and writing are made to be overlapped during the arithmetic operation, thereby promoting the speed of the arithmetic. Therefore, a relatively large capacity memory can be formed compared with the conventional SRAM, and therefore, a temporary buffer memory within the parity engine is used as a parity cache, thereby doubling the performance.

公开(公告)号：KR1019970049540A

公开(公告)日：1997-07-29

申请号：KR1019950052663

申请日：1995-12-20

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  박윤옥 ,  이상민 ,  안대영 ,  김진표

IPC: G06F11/10

Abstract: 본 발명은 RAID(Redundent Arrays of Independent Disks) 제어기에서 패리티 데이터의 연산을 프로세서에 의존하지 않고 고속으로 수행할 수 있도록 하는 패리티 엔진의 구조에 관한 것으로서, 그 특징은 RAID 제어기에서의 패리티 엔진구조에 있어서, RAID 제어기에서의 패리티 연산을 위한 임시 버퍼로 비디오 RAM을 사용하여 패리티 연산 시 메모리의 읽기-갱신-쓰기 동작이 중첩되게 하여 패리티 연산 속도를 빠르게 하는 데에 있으므로, 상술한 바와 같은 본 발명은 기존의 방법에 비해 빠른 패리티 연산이 가능하며 SRAM에 비해 비교적 큰 용량의 메모리 구성이 가능하므로 패리티 엔진 내의 임시 버퍼 메모리를 패리티 캐쉬로 사용함으로써 성능을 배가시킬 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR100347527B1

公开(公告)日：2002-08-03

申请号：KR1019990040564

申请日：1999-09-21

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  김진표 ,  김용연

IPC: G06F15/16

Abstract: 본발명은단일광채널중재루프를이용한래이드시스템의구조에관한것으로, 데이터저장을위한디스크저장장치와, 상기디스크저장장치와연결되며, 상기디스크저장장치를관리하기위한래이드제어기로구성되는단일광채널중재루프를이용한래이드시스템의구조에있어서, 단일입출력명령에대하여상기디스크저장장치에기록된데이터를상기래이드제어기및 호스트컴퓨터에서동시에접근가능하도록, 상기디스크저장장치와상기래이드제어기및 상기래이드제어기와호스트컴퓨터는광채널중재루프에의해연결되어구성된단일광채널중재루프를이용한래이드시스템의구조가개시된다.

公开(公告)号：KR100263299B1

公开(公告)日：2000-08-01

申请号：KR1019970072066

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  윤석한 ,  김진표 ,  김용연

IPC: G06F12/08 ,  G06F11/00

CPC classification number: G06F11/1076 ,  G06F12/0804 ,  G06F12/0866 ,  G06F2211/1009 ,  G06F2211/1059 ,  G06F2212/312

Abstract: PURPOSE: A high-speed destaging method using a parity engine is provided to minimize the affection of a response delay to total response performance, the delay being caused by the destaging, by using the blocks of a read cache, a write cache and a destaging cache in a cache memory. CONSTITUTION: After a read request is received from a host, the read cache block is checked(32). If a requested data does not exist in the read cache block, it is read from a disk to the read cache block(32a). When a write request is inputted, the write cache block and the destaging cache block are checked(33,35). If these blocks exist in the cache memory, the data received from a host is written in the blocks. If there is a data block allocatable to the write cache block in the cache memory(36), the data received from the host is written in the data block. If there is not the data block therein, one data block of the write cache block is moved to the destaging cache block(36a), so that one data block of the write cache block can be empty. Previous data and parity are read(36b), and thereby an intermediate parity is calculated(36c).

Abstract translation: 目的：提供一种使用奇偶校验引擎的高速降级方法，以最小化响应延迟对总响应性能的影响，延迟是通过使用读缓存的块，写高速缓存和降级 缓存在缓存中。 构成：从主机接收到读取请求后，检查读取的缓存块（32）。 如果读取缓存块中不存在所请求的数据，则从磁盘读取到读取高速缓存块（32a）。 当输入写入请求时，检查写入高速缓存块和时序缓存块（33,35）。 如果这些块存在于高速缓冲存储器中，则从主机接收的数据被写入块中。 如果存在可分配给高速缓存存储器（36）中的写高速缓存块的数据块，则从主机接收的数据被写入数据块。 如果其中没有数据块，则写入高速缓存块的一个数据块被移动到时序缓存块（36a），使得写入高速缓存块的一个数据块可以为空。 读取先前的数据和奇偶校验（36b），由此计算中间奇偶校验（36c）。

公开(公告)号：KR1019990047968A

公开(公告)日：1999-07-05

申请号：KR1019970066547

申请日：1997-12-06

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  이상민 ,  김진표 ,  안대영

IPC: G06F3/06

Abstract: 본 발명은 래이드 시스템을 위한 이중 입출력 버스를 갖는 어레이 제어기의 구조에 관한 것이다.
일반적인 래이드(Redundant Array of Inexpensive Disks ;RAID) 시스템에서 어레이 제어기는 PCI(Peripheral Components Interconnect) 버스와 같은 표준화된 버스를 입출력 버스로 채용하고, 이 입출력 버스에 정합이 가능한 SCSI(Small Computer System Interface)제어기를 채용하여 용이하게 구현할 수 있다. 그러나 이러한 버스를 기반으로 하는 어레이 제어기는 구현은 용이하지만 버스의 제약으로 인하여 시스템의 확장성 및 성능 면에서 제약이 따르며, 이에 따라 대용량, 고성능의 어레이 제어기를 구현하기 어려운 문제점이 있다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 어레이 제어기에 이중의 입출력 버스를 구현하고, 이 두 개의 입출력 버스로부터 동시에 버퍼 메모리의 접근이 발생한 경우 충돌을 방지하기 위한 공유 버퍼 메모리를 구현하므로써 대용량, 고성능의 래이드 시스템을 위한 이중 입출력 버스를 갖는 어레이 제어기의 구조가 제시된다.

公开(公告)号：KR100170497B1

公开(公告)日：1999-03-30

申请号：KR1019950047063

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 이상민 ,  박윤옥 ,  김중배 ,  안대영 ,  김진표 ,  최창열

IPC: G06F15/163

Abstract: 본 발명은 하나의 디스크 어레이에 두 개의 어레이 프로세서를 장착하여 외부에서 보면 마치 하나의 대용량의 디스크가 동작하는 것처럼 보이도록 하기 위한 두 어레이 프로세서를 연결시키는 어레이 프로세서간의 자원 공유를 위한 구조에 관한 것으로서, 그 특징은 호스트 컴퓨터로부터 호스트 인터페이스를 통해 디스크 어레이와 데이타를 오류없이 송수신하게 하는 어레이 프로세서간의 자원 공유를 위한 구조에 있어서, 상기 호스트 인터페이스를 통해 입출력 처리 요구가 전달되는 소정 개수의 어레이 프로세서를 포함하여, 상기 소정 개수의 어레이 프로세서가 요구를 분담하여 수행하여 입출력 요구의 처리 시간을 단축시키며, 상기 소정 개수의 어레이 프로세서가 서로 다른 입출력 요구를 병렬로 처리함으로써 입출력 성능을 향상시키며, 상� � 소정 개수의 어레이 프로세서 중의 하나의 어레이 프로세서에 오류가 발생하면 상기 디스크 어레이는 중단 없이 오류가 발생하지 않은 다른 소정 개수의 어레이 프로세서 중 하나를 통해서 입출력 요구가 처리되는 데에 있으므로, 하나의 제어기에 오류가 발생하는 경우에 디스크 어레이 장치가 중단없이 입출력 요구를 처리할 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019980044001A

公开(公告)日：1998-09-05

申请号：KR1019960061992

申请日：1996-12-05

Applicant: 한국전자통신연구원

Inventor： 김진표 ,  김중배 ,  김용연 ,  임기욱

IPC: G06F12/00

Abstract: 본 발명은 디스크 어레이 제어기에서 패리티 데이터의 연산을 프로세서에 의존하지 않고 고속으로 수행할 수 있도록 하는 패리티 엔진의 구조에 관한 것이다. 디스크 어레이 제어기에서 VRAM(Video RAM)을 사용하여 패리티 연산시 메모리의 읽기-갱신-쓰기 동작이 중첩되게 하여 패리티 연산 속도를 빠르게 하는 특징이 있다. 본 발명은 기존의 방법에 비해 빠른 패리티 연산이 가능하며 SRAM(Static RAM)에 비해 VRAM으로 비교적 큰 용량의 메모리 구성이 가능하므로 패리티 엔진 내의 임시 버퍼 메모리를 패리티 캐쉬로 사용함으로써 성능을 배가시킬 수 있다는 데 그 효과가 있다.

公开(公告)号：KR1019970049733A

公开(公告)日：1997-07-29

申请号：KR1019950047063

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 이상민 ,  박윤옥 ,  김중배 ,  안대영 ,  김진표 ,  최창열

IPC: G06F15/163

Abstract: 본 발명은 하나의 디스크 어레이 두 개의 어레이 프로세서를 장착하여 외부에서 보면 마치 하나의 대용량의 디스크가 동작하는 것처럼 보이도록 하기 위한 두 어레이 프로세서를 연결시키는 어레이 프로세서간의 자원 공유를 위한 구조에 관한 것으로서, 그 특징은 호스트 컴퓨터로부터 호스트 인터페이스를 통해 디스크 어레이와 데이타를 오류없이 송수신하게 하는 어레이 프로세서간의 자원 공유를 위한 구조에 있어서, 상기 호스트 인터페이스를 통해 입출력 처리 요구가 전달되는 소정개수의 어레이 프로세서를 포함하여, 상기 소정 개수의 어레이 프로세서가 요구를 분담하여 수행하여 입출력 요구의 처리 시간을 단축시키며, 상기 소정 개수의 어레이 프로세서가 서로 다른 입출력 요구를 병렬로 처리함으로써 입출력 성능을 향상시키며, 상기 정 개수의 어레이 프로세서 중의 하나의 어레이 프로세서에 오류가 발생하면 상기 디스크 어레이는 중단 없이 오류가 발생하지 않은 다른 소정 개수의 어레이 프로세서 중 하나를 통해서 입출력 요구가 처리되는 데에 있으므로, 하나의 제어기에 오류가 발생하는 경우에 디스크 어레이 장치가 중단없이 입출력 요구를 처리할 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1020010028364A

公开(公告)日：2001-04-06

申请号：KR1019990040564

申请日：1999-09-21

Applicant: 한국전자통신연구원

Inventor： 김중배 ,  김진표 ,  김용연

IPC: G06F15/16

Abstract: PURPOSE: A structure of a raid system using a single fibre channel arbitrated loop is provided to reduce component cost of a system, and to reduce delay time for accessing between a host computer and a raid system by comprising disk devices included in the host computer and the raid system as one loop, and by controlling the devices. CONSTITUTION: Host computers(41, 42), raid controller(43, 44) and disk storage devices(45) are comprised as one fibre channel arbitrated loop. Disks controlled by the raid controllers(43, 44) and independent disks controlled by the host computers(41, 42) coexist in the disk storage devices(45) connected to the loop. One raid system is composed of the raid controller(43, 44) and the disks(45) controlled by the controllers(43, 44). The raid controller(43, 44) and the disks(45) are connected through a port bypass circuit in case of being inserted to an arbitrated loop or removed from the loop.

Abstract translation: 目的：提供使用单个光纤通道仲裁环路的RAID系统的结构，以减少系统的组件成本，并通过包括主计算机中包含的磁盘设备和主机计算机与RAID系统之间的访问来减少访问的延迟时间，以及 突袭系统作为一个循环，并通过控制设备。 构成：主机（41,42），RAID控制器（43,44）和磁盘存储设备（45）被包括为一个光纤通道仲裁环路。 由RAID控制器（43,44）控制的磁盘和由主计算机（41,42）控制的独立磁盘共存于与循环连接的磁盘存储设备（45）中。 一个袭击系统由袭击控制器（43,44）和由控制器（43,44）控制的盘（45）组成。 在插入仲裁环路或从环路中移除的情况下，突袭控制器（43,44）和磁盘（45）通过端口旁路电路连接。

公开(公告)号：KR1019990053164A

公开(公告)日：1999-07-15

申请号：KR1019970072755

申请日：1997-12-23

Applicant: 한국전자통신연구원

Inventor： 이상민 ,  김진표 ,  김중배 ,  안대영

IPC: G06F3/06

Abstract: 본 발명은 레이드 레벨 5 시스템에 관한 것으로서, 특히 종래의 시스템 용량 확장을 위한 디스크 추가 시 발생하는 시스템 재구성에 따른 오버헤드를 최소화하여 긴 재구성 시간과 그로 인한 시스템의 성능 저하를 줄일 수 있는 시스템 재구성 방법에 관한 것이다.
일반적으로 시스템을 재구성한다는 것은 전체 디스크로 분산 저장되어 있는 데이터 및 패리티 블록들을 새롭게 배치한다는 것으로, 종래에는 재구성을 위해 시스템의 수행을 중단시킨 후, 전체 디스크의 내용을 읽어서 배치 방식에 따라 다시 디스크로 쓰는 과정으로 처리되었다. 따라서 해당 디스크의 내용을 임시로 저장할 메모리에 드는 비용과 블록들의 재배치를 위한 여러 번의 디스크 읽기 및 쓰기 연산의 수행에 걸리는 시간 때문에 재구성 과정은 시스템 성능에 커다란 오버헤드가 되었다. 그러나 본 발명에서 구현하는 방식은 시스템의 수행을 중단할 필요 없이 각 디스크의 로드(load)에 따라 스트립(stripe) 단위로 재구성 과정을 수행하며, 각 과정은 한번의 디스크 읽기 및 쓰기를 위한 단 2번의 디스크 연산으로 처리되기 때문에 시간을 단축시킨다. 또한 시스템 전체를 중단할 필요가 없기 때문에 시스템 성능에 미치는 영향도 적은 시스템 재구성 방법을 제안한다.