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公开(公告)号：KR1020090022209A
公开(公告)日：2009-03-04
申请号：KR1020070087345
申请日：2007-08-30
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
Abstract: A system-on-chip having IEEE 1500 wrapper and an internal delay test method thereof are provided to reduce the number of test pins by using a TAP controller. An IEEE 1500 wrapped core(230) comprises a core(2390) having a scan-chain(2391). The IEEE 1500 wrapper(2310~2380) provides an interface between a TAP controller and the core. A wrapper instruction register(2310) determines the action mode corresponding to the wrapper control signal(WSC) set. A wrapper bypass register(2320) is selectively operated by the wrapper instruction register. A WSC-WBC decoder(2330) converts the wrapper control signal into the test control signal for performing the test operation according to the invention. A multiplexer controller(2340) produces control signals controlling input-output wrapper border cells. A boundary test clock generator(2350) produces the input-output clock of wrapper border cells. A scan test clock generator(2360) produces the core scan-chain test clock(STCLK).
Abstract translation: 提供具有IEEE1500封装和其内部延迟测试方法的片上系统，以通过使用TAP控制器来减少测试引脚的数量。 IEEE 1500包裹的核心（230）包括具有扫描链（2391）的核心（2390）。 IEEE 1500封装（2310〜2380）提供TAP控制器和核心之间的接口。 包装器指令寄存器（2310）确定对应于包装器控制信号（WSC）集合的动作模式。 包装旁路寄存器（2320）由包装指令寄存器选择性地操作。 WSC-WBC解码器（2330）将包装器控制信号转换成用于执行根据本发明的测试操作的测试控制信号。 多路复用器控制器（2340）产生控制输入 - 输出包装边界单元的控制信号。 边界测试时钟发生器（2350）产生封装边界单元的输入 - 输出时钟。 扫描测试时钟发生器（2360）产生核心扫描链测试时钟（STCLK）。
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公开(公告)号：KR100907254B1
公开(公告)日：2009-07-10
申请号：KR1020070087345
申请日：2007-08-30
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
Abstract: 본 발명에 따른 IEEE 1149.1 규격의 TAP 제어기로부터 생성되는 래퍼 제어 신호(WSC)에 따라 테스트되는 시스템-온-칩은, 하나 이상의 코어 구동 클록을 제공하는 코어 클록 생성 회로; 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 테스트 동작을 수행하기 위한 입력 경계 레지스터, 출력 경계 레지스터 및 스캔 체인을 갖는 IEEE 1500 규격의 하나 이상의 IP 코어를 포함하되, 내부 지연고장 테스트 동작시, 상기 IP 코어는 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 입력 경계 레지스터와 상기 스캔 체인과 출력 경계 레지스터들이 직렬로 연결되도록 제어하고, 상기 스캔 체인으로는 클록 게이팅 방식으로 생성된 앳-스피드 테스트 클록을 제공하는 래퍼 제어 블록을 포함한다.
상술한 구성을 통하여 본 발명의 시스템 온 칩은 IEEE 1149.1 TAP 제어기를 통해서 각 IP 코어들의 내부 지연고장 테스트를 효율적으로 수행할 수 있어 저비용 및 고효율의 시스템 온 칩을 구현할 수 있다.
IEEE 1149.1, TAP 제어기, IEEE P1500, 내부 지연 고장 테스트, At-speed test-
公开(公告)号：KR102254954B1
公开(公告)日：2021-05-25
申请号：KR1020180173892
申请日：2018-12-31
Applicant: 한국전자통신연구원
Abstract: 본발명의실시예에따른파장가변반도체레이저는, 변조신호에따라광신호를생성하는활성이득영역, 모드조절신호에따라공진모드를조절하고그리고변조신호에기초하여결정된제 1 보상신호에따라신호처프를보상하는모드조절영역, 및파장선택전류, 변조신호에기초하여결정되고그리고열적처프를보상하는제 2 보상신호, 히터전극에공급되고히터신호에기초하여발진파장을결정하는 DBR(Distributed Bragg Reflector) 영역을포함할수 있다.
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