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公开(公告)号：KR100261309B1
公开(公告)日：2000-07-01
申请号：KR1019970069522
申请日：1997-12-17
IPC: H03B5/02
Abstract: PURPOSE: An LC resonant voltage-controlled oscillator is provided which is able to be integrated into a chip to reduce the area of the chip and the number of external components to decrease costs, and has a wide controllable frequency domain when applied to a PLL. CONSTITUTION: An LD resonant voltage-controlled oscillator includes the first inductor(L31) one end of which is connected to a power supply and the second inductor(L32) one end of which is connected to the power supply, and the first active element(M1) whose drain is connected to the other end of the first inductor. The oscillator further has the second active element(M2) whose drain is connected to the other end of the second inductor and the gate of the first active element and whose gate is connected to the drain of the first active element, and a current supply(I) one end of which is connected to the sources of the first and second active elements. The oscillator also has the third active element(M3) whose gate is connected to the other end of the first inductor and whose source and drain are connected to a control voltage, and the fourth active element(M4) whose gate is connected to the other end of the second inductor and whose source and drain are connected to the control voltage.
Abstract translation: 目的：提供一个LC谐振压控振荡器，可以集成到芯片中，以减少芯片的面积和外部元件的数量，降低成本，并且在应用于PLL时具有广泛的可控频域。 构成：LD谐振压控振荡器包括第一电感器（L31），其一端连接到电源，第二电感器（L32）的一端连接到电源，第一有源元件（ M1），其漏极连接到第一电感器的另一端。 振荡器还具有第二有源元件（M2），其漏极连接到第二电感器的另一端和第一有源元件的栅极，其栅极连接到第一有源元件的漏极，以及电流源 I），其一端连接到第一和第二有源元件的源极。 振荡器还具有第三有源元件（M3），其栅极连接到第一电感器的另一端并且其源极和漏极连接到控制电压，并且第四有源元件（M4）的栅极连接到另一个 第二电感的端部，其源极和漏极连接到控制电压。
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Patent Agency Ranking
公开(公告)号：KR100194580B1
公开(公告)日：1999-06-15
申请号：KR1019960067578
申请日：1996-12-18
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 출력신호의 주기가 입력신호 주기의 분수비가 되도록 신호를 변화시키는 분수비 분주회로에 관한 것으로, 두 개의 정수 분주기에서 나오는 출력신호를 다단의 지연소자를 거치게 하고 각각의 지연소자의 출력을 스위칭 로직회로에 연결하여 상승신호 및 하강신호 타이밍을 취하여 분수비로 분주하여 출력하되, 지연소자의 첫단의 입력과 끝단의 출력을 비교하여 동기시키고 필터를 통과하게하여 다시금 첫단의 지연소자에 입력시켜 지연시간을 조절하게 함으로, 종래의 분수비 분주회로에서 발생하는 지터의 발생을 줄이는 분수비 분주방법 및 그 회로를 제공하기 위한 것이다.
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公开(公告)号：KR100198962B1
公开(公告)日：1999-06-15
申请号：KR1019960059034
申请日：1996-11-28
Applicant: 한국전자통신연구원
IPC: H03K3/03
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
글리치가 없는 D 플립플롭회로.
2. 발명이 해결하려고 하는 기술적 과제
입력신호의 전환시에도 글리치가 발생하지 않도록 하고자 함.
3. 발명의 해결방법의 요지
입력되는 클럭의 제어를 받아 입력된 데이타 값을 반전시키는 입력데이타 래치수단과, 상기 래치수단의 출력 값과 입력되는 클럭의 제어를 받아 출력 데이타 값을 제어하는 제어 신호를 출력하는 수단, 및 상기 제어신호 출력수단의 제어에 의해 저장된 값을 출력하는 수단을 구비한 D 플립플롭회로에 있어서, 상기 래치수단의 출력값이 하이인 경우에 상기 제어신호 출력수단의 출력값에 영향을 미치지 않도록 채널을 차단하고, 상기 래치수단의 출력 값이 로우이고, 입력된 클럭이 로우이면 상기 제어신호 출력수단의 출력값을 하이로 변환시키기 위한 전압값을 제공하는 수단을 더 포함하여 이루어짐.
4. 발명의 중요한 용도
D 플립플롭회로.-
公开(公告)号：KR1019980048924A
公开(公告)日：1998-09-15
申请号：KR1019960067578
申请日：1996-12-18
Applicant: 한국전자통신연구원
IPC: H03K23/00
Abstract: 본 발명은 출력신호의 주기가 입력신호 주기의 분수비가 되도록 신호를 변화시키는 분수비 분주회로에 관한 것으로, 두개의 정수 분주기에서 나오는 출력신호를 다단의 지연소자를 거치게 하고 각각의 지연소자의 출력을 스위칭 로직회로에 연결하여 상승신호 및 하강신호 타이밍을 취하여 분수비로 분주하여 출력하되, 지연소자의 첫단의 입력과 끝단의 출력을 비교하여 동기시키고 필터를 통과하게하여 다시금 첫단의 지연소자에 입력시켜 지연시간을 조절하게 함으로, 종래의 분수비 분주회로에서 발생하는 지터의 발생을 줄이는 분수비 분주방법 및 그 회로를 제공하기 위한 것이다.
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公开(公告)号：KR1019990050403A
公开(公告)日：1999-07-05
申请号：KR1019970069522
申请日：1997-12-17
IPC: H03B5/02
Abstract: 본 발명은 발진 주파수의 조절범위를 확장할 수 있는 LC 공진형 전압조절 발진기에 관한 것이다. 그 목적은 발진 주파수의 조절범위를 확장할 수 있는 LC 공진형 전압조절 발진기를 제공하는 데에 있다. 그 특징은 자신의 일단이 공급전원에 연결되어 있는 제 1 및 제 2 인덕터와, 자신의 드레인이 그 제 1 인덕터의 타단에 연결되어 있는 제 1 능동소자와, 자신의 드레인이 그 제 2 인덕터의 타단과 그 제 1 능동소자의 게이트에 연결되어 있고, 자신의 게이트가 그 제 1 능동소자의 드레인에 연결되어 있는 제 2 능동소자 및 그 제 1 능동소자와 그 제 2 능동소자 각각의 소스에 자신의 일단이 연결되어 있는 전류전원을 포함하는 LC 공진형 전압조절 발진기에 있어서, 자신의 게이트가 상기 제 1 인덕터의 타단에 연결되어 있고, 자신의 소스와 드레인이 제어전압에 연결되어 있는 제 3 능동소자 및 자신의 게이트가 상기 제 2 인덕터의 타단에 연결되어 있고, 자신의 소스와 드레인이 상기 제어전압에 연결되어 있는 제 4 능동소자를 포함하는 데에 있다. 그 효과는 면적을 줄이고 외부부품의 수를 줄여 가격절감을 이룰 수 있으며, PLL 등에 이용했을 경우 공정변이로 전압조절 발진기의 자체 발진 주파수가 어느 정도 이동하여도 조절할 수 있는 주파수 영역이 넓어 생산성을 높일 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019980039916A
公开(公告)日：1998-08-17
申请号：KR1019960059034
申请日：1996-11-28
Applicant: 한국전자통신연구원
IPC: H03K3/03
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
글리치가 없는 D 플립플롭회로.
2. 발명이 해결하려고 하는 기술적 과제
입력신호의 전환시에도 글리치가 발생하지 않도록 하고자 함.
3. 발명의 해결방법의 요지
입력되는 클럭의 제어를 받아 입력된 데이타 값을 반전시키는 입력데이타 래치수단과, 상기 래치수단의 출력 값과 입력되는 클럭의 제어를 받아 출력 데이타 값을 제어하는 제어 신호를 출력하는 수단, 및 상기 제어신호 출력수단의 제어에 의해 저장된 값을 출력하는 수단을 구비한 D 플립플롭회로에 있어서, 상기 래치수단의 출력값이 하이인 경우에 상기 제어신호 출력수단의 출력값에 영향을 미치지 않도록 채널을 차단하고, 상기 래치수단의 출력 값이 로우이고, 입력된 클럭이 로우이면 상기 제어신호 출력수단의 출력값을 하이로 변환시키기 위한 전압값을 제공하는 수단을 더 포함하여 이루어짐.
4. 발명의 중요한 용도
D 플립플롭회로.
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