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公开(公告)号：KR1019990047342A
公开(公告)日：1999-07-05
申请号：KR1019970065703
申请日：1997-12-03
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.
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公开(公告)号：KR100249827B1
公开(公告)日：2000-03-15
申请号：KR1019970071624
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 제조 공정시 미세패턴이 가능한 다층 금속배선의 제조방법을 제공한다.
본 발명의 다층 금속배선 방법은 반도체 소자가 형성되어 있는 기판상에 1차 금속 배선층과 상층 금속과의 접속을 위한 필라를 형성하기 위해 필라 형성용 금속막을 차례로 적층하고, 필라 형성용 금속막상에 감광막 패턴을 형성하여 산화막을 패터닝하여 산화막 패턴을 필라 형성용 마스크 패턴으로 이용 하며, 산화막으로 식각 마스크 패턴을 형성한 후, 1차 금속 배선층의 패턴 형상을 가지는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 필라 형성용 금속막을 식각하여 1차 금속 배선의 패터닝 형상을 필라 형성용 금속막에 형성한 후, 감광막 패턴을 제거하고 산화막으로된 마스크 패턴을 식각 마스크로 이용하여, 필라 형성용 금속막과 1차 금속 배선층을 동시에 패터닝하여 필라와 1차 금속배선을 형성하는 공정에 이루어진다.
본 발명은 필라를 형성하기 위한 마스크로서 산화막을 이용하므로서 단차의 발생을 없앨 수 있어, 1층이상의 상층 금속층을 미세하게 패터닝할 수 있다.-
公开(公告)号：KR1020000002810A
公开(公告)日：2000-01-15
申请号：KR1019980023728
申请日：1998-06-23
Applicant: 한국전자통신연구원
IPC: H01J9/02
Abstract: PURPOSE: A method for manufacturing a gate electrode of a field emission device containing a silicon tip is provided to use an optical contrast increasing material. CONSTITUTION: A method for manufacturing a gate electrode comprises: a first process depositing a poly silicon or an amorphous silicon(1) on a glass substrate(10) for depositing a gate insulating film(2) at a low temperature after forming a silicon tip(9); a second process depositing a gate electrode metal layer(3) for depositing a thin film(5) for a gate electrode masking on the metal layer; a third process forming a gate opening shape on a photoresist(6) as a magnetic array shape; and a fourth process patterning and etching the gate electrode after wet typed etching a part of a gate insulating oxidized film(2) using an etching liquid for exposing a tip.
Abstract translation: 目的：提供一种用于制造包含硅尖端的场致发射器件的栅电极的方法，以使用增加光学对比度的材料。 构成：用于制造栅电极的方法包括：在形成硅尖端之后在低温下沉积栅极绝缘膜（2）的玻璃基板（10）上沉积多晶硅或非晶硅（1）的第一工艺 （9）; 沉积栅电极金属层（3）的第二工艺，用于沉积用于金属层上的栅极电极的薄膜（5）; 在光致抗蚀剂（6）上形成作为磁性阵列形状的开口形状的第三工序; 以及使用用于暴露尖端的蚀刻液湿式蚀刻部分栅极绝缘氧化膜（2）之后，对栅电极进行图案化和蚀刻的第四工艺。
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公开(公告)号：KR1019940010597B1
公开(公告)日：1994-10-24
申请号：KR1019910018988
申请日：1991-10-28
IPC: G03F7/26
Abstract: The wet etching technique reduces the fabrication steps of semiconductor devices and manufacturing cost by both etching of Al metal thin film and removing Si remnant. The wet etching technique comprises (A) employing the mixture of the conventional Al wet etching etchant with 0.5 % to 1 % NH4F; (B) wet etching of Al thin film with 1 % Si (1) and removing simultaneously Si remnant on the nitride layer (2).
Abstract translation: 湿蚀刻技术通过蚀刻Al金属薄膜和去除Si残留物来减少半导体器件的制造步骤和制造成本。 湿式蚀刻技术包括（A）采用常规Al湿蚀刻蚀刻剂与0.5％至1％NH4F的混合物; （B）用1％Si（1）湿式蚀刻Al薄膜，同时在氮化物层（2）上同时去除Si残余物。
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Patent Agency Ranking
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公开(公告)号：KR100249779B1
公开(公告)日：2000-03-15
申请号：KR1019970065703
申请日：1997-12-03
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.
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公开(公告)号：KR100284586B1
公开(公告)日：2001-05-02
申请号：KR1019980023728
申请日：1998-06-23
Applicant: 한국전자통신연구원
IPC: H01J9/02
Abstract: 본 발명은 광 콘트라스트 증가물질을 이용한 실리콘 팁을 갖는 전계방출 소자의 게이트 전극의 형상을 제조하는 방법에 관한 것으로서, 유리기판상에 폴리실리콘 혹은 비정질 실리콘을 증착하고, 실리콘 팁을 형성시킨 후 게이트 절연막(2)을 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 소정 두께로 저온에서 증착시키고, 그 결과물 위에 블랭크 노광에너지에 의해 조절되는 게이트 개구 형상을 형성시키기 위해 게이트 전극 금속층을 증착시키고, 이 위에 알루미늄(Al)을 사용한 게이트 전극 마스킹용 박막을 증착시킨 후 상기 게이트 전극 마스킹용 박막 위에 포토레지스트와 상기 포토레지스터 위에 도포되는 두께 차이에 따라 블랭크 노광 빛을 선별적으로 투과하여 게이트 개구 형상을 포토레지스트 상에 자동정렬하는 광 콘트라스 트 증가물질을 순차로 도포시킨 후 마스크 패턴이 없는 블랭크 노광 및 현상공정을 수행하여 게이트 개구형상을 포토레지스트상에 자기 정렬형태로 형성시키며, 상기 포토레지스트를 마스킹층으로 하여 상기 게이트 전극 마스킹용 박막을 식각한 후, 이 박막을 마스킹층으로 하여 게이트 전극 금속층을 식각하여 상기 게이트 절연막을 노출시키고, 잔류한 포토레지스트를 플라즈마를 이용하여 제거한 후, 게이트 절연 산화막의 일부를 식각용액(BOE 6:1)을 이용하여 습식식각하여 팁을 노출시킨 후, 게이트 전극을 패터닝(patterning)하고 식각함으로써, 화학 기계적 연마나 에치백 시 나타나는 게이트 배선의 단선을 해결할 수 있고, 게이트 형상크기의 불균일성을 개선할 수 있으므로 제조공정의 수율향상을 도모할 수 있으며, 반도체 공정 장비의 이용 및 � �적회로 제조공정과 양립성 있게 제작할 수 있는 효과를 갖는다.
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公开(公告)号：KR1019990052175A
公开(公告)日：1999-07-05
申请号：KR1019970071624
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 제조 공정시 미세패턴이 가능한 다층 금속배선의 제조방법을 제공한다.
본 발명의 다층 금속배선 방법은 반도체 소자가 형성되어 있는 기판상에 1차 금속 배선층과 상층 금속과의 접속을 위한 필라를 형성하기 위해 필라 형성용 금속막을 차례로 적층하고, 필라 형성용 금속막상에 감광막 패턴을 형성하여 산화막을 패터닝하여 산화막 패턴을 필라 형성용 마스크 패턴으로 이용 하며, 산화막으로 식각 마스크 패턴을 형성한 후, 1차 금속 배선층의 패턴 형상을 가지는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 필라 형성용 금속막을 식각하여 1차 금속 배선의 패터닝 형상을 필라 형성용 금속막에 형성한 후, 감광막 패턴을 제거하고 산화막으로된 마스크 패턴을 식각 마스크로 이용하여, 필라 형성용 금속막과 1차 금속 배선층을 동시에 패터닝하여 필라와 1차 금속배선을 형성하는 공정에 이루어진다.
본 발명은 필라를 형성하기 위한 마스크로서 산화막을 이용하므로서 단차의 발생을 없앨 수 있어, 1층이상의 상층 금속층을 미세하게 패터닝할 수 있다.
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