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公开(公告)号：KR1020140102944A
公开(公告)日：2014-08-25
申请号：KR1020130016481
申请日：2013-02-15
Applicant: 한국전자통신연구원
IPC: H01L31/0224 , H01L31/028 , H01L27/146 , H01L31/18
CPC classification number: H01L31/1804 , H01L27/14609 , H01L27/14689 , H01L31/022408 , H01L31/028 , Y02E10/547 , Y02P70/521 , H01L27/1463
Abstract: The present invention relates to a silicon photomultiplier and a method for manufacturing the silicon photomultiplier. A silicon photomultiplier according to one embodiment of the present invention includes an insulating layer which isolates a pixel in a device; and a decrement resistance which is formed in the upper part of the insulating layer and maximizes the area of a light receiving region.
Abstract translation: 硅光电倍增管及其制造方法技术领域本发明涉及一种硅光电倍增管及其制造方法。 根据本发明的一个实施例的硅光电倍增管包括隔离器件中的像素的绝缘层; 以及形成在绝缘层的上部并使光接收区域的面积最大化的减小电阻。
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公开(公告)号：KR101213223B1
公开(公告)日：2013-01-09
申请号：KR1020090061620
申请日：2009-07-07
Applicant: 한국전자통신연구원
CPC classification number: A61M37/0015 , A61B5/14514 , A61B5/685 , A61M2037/0053 , Y10T29/49885 , Y10T29/4998 , Y10T156/1062
Abstract: 본 발명에 따른 미세 바늘의 제조 방법은 일정한 단면을 가지며, 길이 방향으로 긴 중공심을 코팅액으로 코팅하고, 고형화하여 코팅층을 형성하는 단계, 상기 코팅층 표면에 시드 금속을 증착하는 단계, 상기 시드 금속 표면에 금속 도금을 수행하여 도금층을 형성하는 단계, 상기 도금층이 형성된 상기 중공심을 상기 길이 방향과 경사지게 잘라 표면경사를 형성하는 단계, 그리고 상기 중공심 및 코팅층을 제거하여 할로우를 형성하는 단계를 포함한다. 따라서, 최소 통증 제어가 가능하도록 직경, 길이, 경도, 경사각을 모두 갖추는 할로우 미세 바늘을 제작할 수 있으며, 중공심을 사용함으로써 바늘의 수직성과 바늘 내경의 균일성이 보장된다.
할로우, 마이크로 니들, 미세 바늘, 미세 실, 물유리-
公开(公告)号：KR1020120068280A
公开(公告)日：2012-06-27
申请号：KR1020100129841
申请日：2010-12-17
Applicant: 한국전자통신연구원
IPC: G02B5/04 , G01J1/04 , G01T1/20 , G01T1/24 , H01L31/0232 , G01J1/02 , H01L27/146
CPC classification number: H01L31/02327 , G01J1/0214 , G01J1/0407 , G01T1/2002 , G01T1/248 , H01L27/14627 , G02B5/045
Abstract: PURPOSE: A top optical structure of a semiconductor photomultiplier and a manufacturing method thereof are provided to increase light receiving efficiency by inducing a part of light entered to a non-light receiving area of a device to a light receiving area. CONSTITUTION: A first dielectric is formed on the top of a non-light receiving area(203) existing between light-receiving regions(202) of each micro cell. The upper side of a cross section of the first dielectric is wider than the lower side of the cross section of the first dielectric. A second dielectric is formed on the top of the light-receiving region of each micro cell. The upper side of a cross section of the second dielectric is narrower than the lower side of the cross section of the second dielectric. A photo-resist(206) is a mask required for etching a low-refractive-index dielectric(205).
Abstract translation: 目的：提供半导体光电倍增管的顶部光学结构及其制造方法，以通过将一部分输入到装置的非光接收区域的光引入光接收区域来提高光接收效率。 构成：在存在于每个微电池的光接收区域（202）之间的非光接收区域（203）的顶部上形成第一电介质。 第一电介质的横截面的上侧比第一电介质的横截面的下侧宽。 在每个微电池的光接收区域的顶部上形成第二电介质。 第二电介质的横截面的上侧比第二电介质的横截面的下侧窄。 光刻胶（206）是蚀刻低折射率电介质（205）所需的掩模。
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公开(公告)号：KR1020100065766A
公开(公告)日：2010-06-17
申请号：KR1020080124277
申请日：2008-12-08
Applicant: 한국전자통신연구원
IPC: H01L29/786
CPC classification number: H01L51/0021 , H01L51/0545 , H01L51/105
Abstract: PURPOSE: A method of manufacturing an organic thin-film transistor by self alignment is provided to improve device performance and production yield by preventing the misalignment between a gate and a source-drain electrode. CONSTITUTION: A sensitive film and a photo-bleaching film are laminated on a gate insulating layer. The sensitive film(104a) at a field region is selectively exposed through an exposure process. The photo-bleaching film(105) is removed, and the sensitive film on the gate electrode and the sensitized filed region has inverse pattern. And then, the exposure process over the whole region is performed, and the sensitive film of the source and drain region which has no inverse pattern is sensitized.
Abstract translation: 目的：提供通过自对准制造有机薄膜晶体管的方法，以通过防止栅极和源极 - 漏极之间的不对准来提高器件性能和生产率。 构成：在栅绝缘层上层压感光膜和光漂白膜。 场区域的敏感膜（104a）通过曝光工艺选择性曝光。 去除光漂白膜（105），栅极电极和敏化区域上的敏感膜具有反向图案。 然后，进行整个区域的曝光处理，并且没有反向图案的源极和漏极区域的敏感膜被致敏。
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公开(公告)号：KR100620911B1
公开(公告)日：2006-09-13
申请号：KR1020040091710
申请日：2004-11-11
Applicant: 한국전자통신연구원
IPC: H01L21/60
Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층-
Patent Agency Ranking
公开(公告)号：KR1020060032448A
公开(公告)日：2006-04-17
申请号：KR1020040081397
申请日：2004-10-12
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L21/28587
Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피-
公开(公告)号：KR100276435B1
公开(公告)日：2000-12-15
申请号：KR1019970071621
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H01L27/085
Abstract: PURPOSE: A method for manufacturing a self-aligned source/drain CMOS device is provided to improve an operating speed of a CMOS by removing a defect of a grain. CONSTITUTION: A field oxide layer(52), an isolation oxide layer(53), a polysilicon(54), and a chemical deposition oxide layer are formed on a substrate(51). A self-aligned source/drain pattern is formed by etching the chemical deposition oxide layer, the polysilicon(54), and the isolation oxide layer(53). A polysilicon or amorphous silicon is formed on a source/drain region. A nitride layer is deposited thereon. A sidewall spacer nitride layer is formed by etching the nitride layer. All parts except for the polysilicon is oxidized by using the sidewall nitride layer. A thermal oxide layer is grown and etched. A gate oxide layer is formed on the result material. A self-aligned source/drain(62) is completed by applying a polysilicon(61) thereon.
Abstract translation: 目的：提供一种用于制造自对准源极/漏极CMOS器件的方法，以通过去除晶粒缺陷来提高CMOS的工作速度。 构成：在基板（51）上形成场氧化物层（52），隔离氧化物层（53），多晶硅（54）和化学沉积氧化物层。 通过蚀刻化学沉积氧化物层，多晶硅（54）和隔离氧化物层（53）来形成自对准的源极/漏极图案。 在源极/漏极区域上形成多晶硅或非晶硅。 在其上沉积氮化物层。 通过蚀刻氮化物层形成侧壁间隔氮化物层。 除了多晶硅之外的所有部分都通过使用侧壁氮化物层而被氧化。 生长和蚀刻热氧化物层。 在结果材料上形成栅氧化层。 通过在其上施加多晶硅（61）来完成自对准源极/漏极（62）。
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公开(公告)号：KR100249779B1
公开(公告)日：2000-03-15
申请号：KR1019970065703
申请日：1997-12-03
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.
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公开(公告)号：KR1019950002954B1
公开(公告)日：1995-03-28
申请号：KR1019920009980
申请日：1992-06-09
IPC: H01L21/28 , H01L21/3205
Abstract: The method includes the steps of forming a first metal layer (12) and a pillar metal layer (13) on a Si substrate (11) to pattern the layer (13) to form a pillar metal (14), patterning the layer (12) to form a first metal pattern (15), forming an interlayered insulating layer (16) thereon to deposit a photoresist (17) on the film (16), etching the film (17) to form an opening part (18) an the film (16), etching the films (17A,16) to expose the pillar metal (14), and forming a second metal pattern (19) thereon, thereby using a flattening process to protect the field portion of the film (16).
Abstract translation: 该方法包括以下步骤：在Si衬底（11）上形成第一金属层（12）和柱金属层（13）以图案化层（13）以形成柱金属（14），使层（12 ）以形成第一金属图案（15），在其上形成层间绝缘层（16）以在膜（16）上沉积光致抗蚀剂（17），蚀刻膜（17）以形成开口部分（18） 薄膜（16），蚀刻薄膜（17A，16）以暴露柱状金属（14），并在其上形成第二金属图案（19），由此使用平坦化工艺来保护薄膜（16）的场部分。
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