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公开(公告)号：KR100929399B1
公开(公告)日：2009-12-02
申请号：KR1020070128534
申请日：2007-12-11
Applicant: 한양대학교 산학협력단
IPC: H03M1/12
Abstract: 아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환기는 복수의 서로 다른 기준 전압을 생성하는 기준 전압 발생부와, 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 지연부와, 상기 클럭의 지연 시간 차이를 검출하여 검출 신호를 생성하는 위상 검출기와, 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 코드 생성부를 포함한다. 비교기를 사용하지 않고 지연 셀을 이용하여 아날로그-디지털 변환 동작을 수행함으로써 아날로그-디지털 변환기의 전력 소모 및 칩면적을 크게 줄일 수 있다.
ADC, 아날로그-디지털 변환, 지연셀, 지연, 위상 검출기-
Patent Agency Ranking
公开(公告)号：KR1020100080661A
公开(公告)日：2010-07-12
申请号：KR1020090000052
申请日：2009-01-02
Applicant: 한양대학교 산학협력단
CPC classification number: H03M1/0619 , H03M1/12 , H03M2201/6157 , H03M2201/622 , H03M2201/718
Abstract: PURPOSE: An analog to digital converter for high speed conversion is provided to minimize errors when an analog signal is converted into a digital signal and improve a nonlinear property. CONSTITUTION: An integrating part(200) integrates a difference between an input signal and an converted analog value which is converted from a digital output signal. A pre amplifying part(210) amplifies a difference between the output signal of the integrating part and a reference voltage. A shift controlling part(250) forms a shift control signal based on a digital output signal. A digital to analog converter(260) changes a digital output signal into an analog signal and forms a difference between the converted analog signal and the input signal.
Abstract translation: 目的：提供一种用于高速转换的模/数转换器，用于在将模拟信号转换为数字信号并改善非线性特性时将误差降至最小。 构成：积分部分（200）积分输入信号和从数字输出信号转换的转换的模拟值之间的差异。 预放大部分（210）放大积分部分的输出信号和参考电压之间的差。 变速控制部（250）基于数字输出信号形成换档控制信号。 数模转换器（260）将数字输出信号改变为模拟信号，并在转换的模拟信号和输入信号之间形成差值。
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公开(公告)号：KR1020090061507A
公开(公告)日：2009-06-16
申请号：KR1020070128534
申请日：2007-12-11
Applicant: 한양대학교 산학협력단
IPC: H03M1/12
CPC classification number: H03M1/502 , H03M1/002 , H03M1/1205 , H03M1/362 , H03M2201/1172 , H03M2201/2216 , H03M2201/2372 , H03M2201/322 , H03M2201/61
Abstract: An analog to digital converter and an analog to digital converting method are provided to reduce power consumption and a chip size in comparison with the analog to digital converter comprised of a plurality of comparators comprised of pre-amplifiers. A reference voltage generator(10) generates a plurality of different reference voltages. A delay unit(20) changes a size of an analog input signal and the size and difference of a plurality of reference voltages into the delay time difference of an inputted clock. A phase detector(30) detects the delay time difference of the clock and generates the detection signal. A code generator(100) receives the detection signal and converts the detection signal into an N bit digital signal which increases as the analog input signal increases. The delay unit includes a first delay cell and a second delay cell. The first delay cell receives the clock and delays the clock as much as the first delay time according to the analog input signal. The second delay cell receives the clock and delays the clock as much as the second delay time according to the one reference voltage among the plurality of reference voltages.
Abstract translation: 与由前置放大器组成的多个比较器组成的模数转换器相比，提供了模数转换器和模数转换方法来降低功耗和芯片尺寸。 参考电压发生器（10）产生多个不同的参考电压。 延迟单元（20）将模拟输入信号的大小和多个参考电压的大小和差异改变为输入时钟的延迟时间差。 相位检测器（30）检测时钟的延迟时间差并产生检测信号。 代码生成器（100）接收检测信号，并将检测信号转换成随着模拟输入信号增加而增加的N位数字信号。 延迟单元包括第一延迟单元和第二延迟单元。 第一延迟单元接收时钟，并根据模拟输入信号将时钟延迟到第一延迟时间。 第二延迟单元接收时钟，并根据多个参考电压中的一个参考电压将时钟延迟多达第二延迟时间。
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公开(公告)号：KR101060369B1
公开(公告)日：2011-08-29
申请号：KR1020090000052
申请日：2009-01-02
Applicant: 한양대학교 산학협력단
Abstract: 고속 변환기능을 수행할 수 있는 디지털 아날로그 변환기가 개시된다. 데이터 가중 평균화 동작은 최종 출력인 디지털 출력신호를 온도계 코드로 이용하여 래치부의 디지털 신호를 대상으로 수행된다. 프리엠프부를 통해 기준전압과 적분기에 적분된 전압과의 차이를 증폭한다. 이는 래치부로 입력되고, 래치부는 인가되는 클럭신호에 따라 이를 디지털 신호로 저장한다. 래치부에 저장된 디지털 신호는 시프트부에 의해 시프팅되고 데이터 저장부에 저장된다. 이를 통해 고속 동작 및 디지털 신호로의 변환시의 오류를 최소화할 수 있으며, 비선형적 특성을 개선할 수 있다.
디지털 아날로그 변환, D/A, DWA, 데이터 가중 평균화-
公开(公告)号：KR1020110083874A
公开(公告)日：2011-07-21
申请号：KR1020100003842
申请日：2010-01-15
Applicant: 한양대학교 산학협력단
IPC: H03F3/217
CPC classification number: H03F3/2175 , H03F1/26 , H03F3/45475 , H03F2200/03 , H03F2200/331
Abstract: PURPOSE: A digital input amplifier is provided to compensate for vibration of a power voltage, thereby guaranteeing a high PSRR(Power Supply Rejection Ratio) and a high SNDR. CONSTITUTION: A DAC(200) converts a digital input signal into an analog signal. A modulator(202) outputs an analog signal outputted from the DAC to a digital signal which has three levels. A switching capacitor(C1) is connected between an output terminal of the DAC and the modulator. A loop filter(220) is composed of four integrators(230a~230d). A first integrator(230a) includes a differential amplifier(240a), a resistor(R), and a capacitor(C2).
Abstract translation: 目的：提供数字输入放大器来补偿电源电压的振动，从而保证高PSRR（电源抑制比）和高SNDR。 构成：DAC（200）将数字输入信号转换为模拟信号。 调制器（202）将从DAC输出的模拟信号输出到具有三个电平的数字信号。 开关电容器（C1）连接在DAC的输出端子和调制器之间。 环路滤波器（220）由四个积分器（230a〜230d）组成。 第一积分器（230a）包括差分放大器（240a），电阻器（R）和电容器（C2）。
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公开(公告)号：KR101117017B1
公开(公告)日：2012-03-20
申请号：KR1020100003842
申请日：2010-01-15
Applicant: 한양대학교 산학협력단
IPC: H03F3/217
Abstract: 본 발명은 디지털 신호를 입력 신호로 사용하면서 높은 PSRR 및 SNDR을 구현하는 디지털 입력 증폭기, 특히 오디오용 D급 증폭기에 관한 것이다. 상기 디지털 입력 증폭기는 디지털 신호인 제 1 입력 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기, 복수의 적분기들을 가지며, 특정 레벨의 디지털 신호를 출력하는 변조기, 상기 변조기의 출력을 증폭하는 증폭기, 상기 디지털/아날로그 변환기와 상기 변조기의 입력단 사이에 연결되는 제 1 스위칭 캐패시터 및 전압 스케일링부를 포함한다. 여기서, 상기 증폭기의 출력단은 저항을 통하여 상기 변조기의 적분기들 중 첫번째 적분기(제 1 적분기)로 연결되고, 상기 전압 스케일링부는 상기 증폭기의 출력단과 상기 저항 사이에 연결되며, 상기 제 1 적분기는 능동 RC 적분기이다.
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