公开(公告)号：FR2954584A1

公开(公告)日：2011-06-24

申请号：FR0906233

申请日：2009-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： FENOUILLET BERANGER CLAIRE ,  DENORME STEPHANE ,  CORONEL PHILIPPE

IPC: H01L21/762 ,  H01L23/12

Abstract: Un substrat hybride comporte des première (1) et seconde (3) zones actives en matériaux semi-conducteur décalées latéralement et séparées par une zone d'isolation (5). Les surfaces principales de la zone d'isolation (5) et de la première zone active (1) forment un plan. Le substrat hybride est obtenu à partir d'un substrat souche comportant successivement des couches en premier (2) et second (4) matériaux semi-conducteurs séparées par une couche d'isolation (6). Un unique masque de gravure est utilisé pour structurer la zone d'isolation (5), la première zone active (1) et la seconde zone active (3). La surface principale de la première zone active (1) est libérée formant ainsi des zones vides dans le substrat souche. Le masque de gravure est éliminé au dessus de la première zone active (1). Un premier matériau d'isolation est déposé, aplani et gravé jusqu'à libérer la surface principale de la première zone active (1).

公开(公告)号：FR2999800B1

公开(公告)日：2017-10-13

申请号：FR1262012

申请日：2012-12-13

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS INC ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： FENOUILLET-BERANGER CLAIRE ,  DENORME STEPHANE ,  LOUBET NICOLAS ,  LIU QING ,  RICHARD EMMANUEL ,  PERREAU PIERRE

IPC: H01L21/71

Abstract: L'invention concerne un procédé de fabrication d'un substrat hybride SOI/massif, comprenant les étapes suivantes : a) partir d'une plaquette SOI comprenant une couche semiconductrice monocristalline appelée couche SOI (3), sur une couche isolante (2), sur un substrat semiconducteur monocristallin (1) ; b) déposer sur la couche SOI au moins une couche de masquage (17, 18) et former des ouvertures traversant la couche de masquage, la couche SOI et la couche isolante jusqu'à atteindre le substrat ; c) faire croître par une alternance répétée d'étapes d'épitaxie sélective et de gravure partielle un matériau semi-conducteur (27) ; et d) graver des tranchées d'isolement entourant lesdites ouvertures remplies de matériau semiconducteur, en empiétant vers l'intérieur sur la périphérie des ouvertures.

公开(公告)号：FR2999800A1

公开(公告)日：2014-06-20

申请号：FR1262012

申请日：2012-12-13

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS INC ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： FENOUILLET-BERANGER CLAIRE ,  DENORME STEPHANE ,  LOUBET NICOLAS ,  LIU QING ,  RICHARD EMMANUEL ,  PERREAU PIERRE

IPC: H01L21/71

Abstract: L'invention concerne un procédé de fabrication d'un substrat hybride SOI/massif, comprenant les étapes suivantes : a) partir d'une plaquette SOI comprenant une couche semiconductrice monocristalline appelée couche SOI (3), sur une couche isolante (2), sur un substrat semiconducteur monocristallin (1) ; b) déposer sur la couche SOI au moins une couche de masquage (17, 18) et former des ouvertures traversant la couche de masquage, la couche SOI et la couche isolante jusqu'à atteindre le substrat ; c) faire croître par une alternance répétée d'étapes d'épitaxie sélective et de gravure partielle un matériau semi-conducteur (27) ; et d) graver des tranchées d'isolement entourant lesdites ouvertures remplies de matériau semiconducteur, en empiétant vers l'intérieur sur la périphérie des ouvertures.

公开(公告)号：FR2954584B1

公开(公告)日：2013-07-19

申请号：FR0906233

申请日：2009-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： FENOUILLET BERANGER CLAIRE ,  DENORME STEPHANE ,  CORONEL PHILIPPE

IPC: H01L21/762 ,  H01L23/12

公开(公告)号：FR2961015A1

公开(公告)日：2011-12-09

申请号：FR1002358

申请日：2010-06-03

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： FENOUILLET BERANGER CLAIRE ,  THOMAS OLIVIER ,  CORONEL PHILIPPE ,  DENORME STEPHANE

IPC: H01L21/8232 ,  H01L21/8228 ,  H01L29/739

Abstract: Un masque de gravure comportant le dessin de la délimitation de l'électrode de grille (9), d'un contact de source (12), d'un contact de drain (13) et d'un contact de contre-électrode est formé sur un substrat de type semi-conducteur sur isolant. Le substrat est recouvert par une couche en matériau diélectrique (5) et un matériau de grille. Le contact de contre-électrode est localisé dans le dessin de l'électrode de grille (9). Le matériau de grille est gravé pour définir l'électrode de grille (9), les contacts de source (12) et de drain (13) et le contact de contre-électrode (2). Une partie du substrat de support (2), à travers le dessin de la zone de contact de contre-électrode est libérée. Un matériau électriquement conducteur (22) est déposé sur la partie libre du substrat de support (2) pour former le contact de contre-électrode.

公开(公告)号：FR2961950B1

公开(公告)日：2013-03-15

申请号：FR1002657

申请日：2010-06-24

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： CORONEL PHILIPPE ,  FENOUILLET BERANGER CLAIRE ,  DENORME STEPHANE ,  THOMAS OLIVIER

IPC: H01L23/58 ,  H01L21/335 ,  H01L21/8232 ,  H01L27/085

公开(公告)号：FR2991502A1

公开(公告)日：2013-12-06

申请号：FR1254933

申请日：2012-05-29

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： FENOUILLET-BERANGER CLAIRE ,  DENORME STEPHANE

IPC: H01L21/8232

Abstract: L'invention propose un procédé de fabrication d'un circuit intégré, comprenant les étapes de : -dans un empilement de couches incluant un substrat de silicium (101) surplombé par une couche d'isolant enterré (102) surplombée par une couche de silicium (103), graver des premières gorges ; -déposer une couche de nitrure de silicium (106) surplombant la couche de silicium de façon à remplir lesdites premières gorges et former des premières tranchées d'isolation; -former un masque surplombant la couche de nitrure de silicium ; -graver des secondes gorges (22) à une profondeur supérieure à la profondeur des premières gorges; -remplir les secondes gorges par un matériau isolant électrique pour former des deuxièmes tranchées d'isolation; -réaliser une attaque chimique jusqu'à découvrir la couche de silicium (103) ; -former des transistors FET en formant le canal, la source et le drain de ces transistors dans la couche de silicium (103).

公开(公告)号：FR2991502B1

公开(公告)日：2014-07-11

申请号：FR1254933

申请日：2012-05-29

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： FENOUILLET-BERANGER CLAIRE ,  DENORME STEPHANE

IPC: H01L21/8232

公开(公告)号：FR2958077B1

公开(公告)日：2013-11-15

申请号：FR1001214

申请日：2010-03-26

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： THOMAS OLIVIER ,  FENOUILLET BERANGER CLAIRE ,  CORONEL PHILIPPE ,  DENORME STEPHANE

IPC: H01L21/8244 ,  G11C11/412

公开(公告)号：FR2961015B1

公开(公告)日：2012-07-06

申请号：FR1002358

申请日：2010-06-03

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： FENOUILLET BERANGER CLAIRE ,  THOMAS OLIVIER ,  CORONEL PHILIPPE ,  DENORME STEPHANE

IPC: H01L21/8232 ,  H01L21/8228 ,  H01L29/739