公开(公告)号：WO1993017387A1

公开(公告)日：1993-09-02

申请号：PCT/US1993001548

申请日：1993-02-19

Applicant: COMPAQ COMPUTER CORPORATION

Inventor： COMPAQ COMPUTER CORPORATION ,  STEVENS, Jeffrey, C. ,  RAMSEY, Jens, K. ,  BONELLA, Randy, M. ,  KELLY, Philip, C.

IPC: G06F12/08

CPC classification number: G06F12/0835 ,  G06F12/0811 ,  G06F13/161

Abstract: A method and apparatus for reducing the snooping requirements of a cache system and for reducing latency problems in a cache system. When a snoop access occurs to the cache, and if snoop control logic determines that the previous snoop access involved the same memory location line, then the snoop control logic does not direct the cache to snoop this subsequent access. This eases the snooping burden of the cache and thus increases the efficiency of the processor working out of the cache during this time. When a multilevel cache system is implemented, the snoop control logic directs the cache to snoop certain subsequent accesses to a previously snooped line in order to prevent cache coherency problems from arising. Latency reduction logic which reduces latency problems in the snooping operation of the cache is also included. After every processor read that is transmitted beyond the cache, i.e., cache read misses, the logic gains control of the address inputs of the cache for snooping purposes. The cache no longer needs its address bus for the read cycle and thus the read operation continues unhindered. In addition, the cache is prepared for an upcoming snoop cycle.

Abstract translation: 一种用于减少缓存系统的窥探需求并减少缓存系统中的延迟问题的方法和装置。 当高速缓存发生窥探访问时，如果侦听控制逻辑确定先前的侦听访问涉及同一内存位置行，则侦听控制逻辑不会引导高速缓存窥探此后续访问。 这缓解了缓存的窥探负担，从而提高了在此期间从高速缓存中工作的处理器的效率。 当实现多级缓存系统时，监听控制逻辑引导高速缓存窥探对先前侦听行的某些后续访问，以防止出现高速缓存一致性问题。 还包括减少高速缓存的窥探操作中的延迟问题的延迟降低逻辑。 在每个超出高速缓存的处理器读取，即高速缓存读取未命中之后，逻辑增益用于高速缓存的地址输入的控制用于窥探目的。 缓存不再需要其地址总线用于读取周期，因此读取操作不受阻碍地继续。 此外，高速缓存准备好即将到来的窥探周期。

公开(公告)号：EP0581951A1

公开(公告)日：1994-02-09

申请号：EP93906134.0

申请日：1993-02-19

Applicant: Compaq Computer Corporation

Inventor： STEVENS, Jeffrey, C. ,  RAMSEY, Jens, K. ,  BONELLA, Randy, M. ,  KELLY, Philip, C.

IPC: G06F12 ,  G06F13

CPC classification number: G06F12/0835 ,  G06F12/0811 ,  G06F13/161

Abstract: Procédé et appareil permettant de réduire les problèmes de latence et d'espionnage dans un système antémémoire. Lorsqu'un accès espion se produit sur l'antémémoire, et si la logique de contrôle de furetage (snooping) détermine que l'accès de furetage antérieur a impliqué la même ligne de position mémoire, alors la logique de contrôle de furetage ne dirige pas l'antémémoire pour fureter (snooping) cet accès suivant. Ceci atténue les problèmes de furetage de l'antémémoire et par conséquent augmente le rendement du processeur travaillant avec l'antémémoire pendant cette période de temps. Lorsque un système antémémoire multiniveau est utilisé, la logique de contrôle de furetage envoi l'antémémoire pour espionner certains accès ultérieurs au niveau d'une ligne antérieurement espionnée afin d'éviter que ne surviennent des problèmes de cohérence de l'antémémoire. Une logique de réduction de latence permettant de réduire les problèmes de latence dans l'opération de furetage de l'antémémoire est également incorporé. Après chaque lecture du processeur transmise au delà de l'antémémoire, c'est-à-dire des absences de lecture dans l'antémémoire, la logique gagne la commande des entrées d'adresse de l'antémémoire à des fins de furetage. L'antémémoire n'a plus besoin de son bus d'adresses pour le cycle de lecture et par conséquent l'opération de lecture peut se poursuivre sans empêchement. De plus, l'antémémoire est préparée pour un prochain cycle de furetage.