公开(公告)号：UY23414A1

公开(公告)日：1992-05-27

申请号：UY23414

申请日：1992-05-19

Applicant: IBM

Inventor： FUOCO DANEL P ,  HERNANDEZ LUIS A ,  MOELLER DENNIS L ,  ARAYMOND JONATHAN H ,  TASHAKORI ESMAEIL ,  MATHISEN ERIC

IPC: G06F1/24 ,  G06F9/00 ,  G06F13/00

Abstract: El presente invento se refiere a computadoras personales en las que se proporciona la capacidad para continuar el procesamiento a través de una señal de RESET evitando al mismo tiempo fallas del sistema. El sistema de computadora personal tiene un bus de procesador de datos de alta velocidad; un bus de datos de entrada/salida; un microprocesador reseteable acoplado directamente al bus de procesador local; y un controlador de interfase de bus acoplado directamente al bus de procesador local y directamente al bus de datos de entrada/salida para proporcionar comunicaciones entre el bus de procesador loca y el bus de datos de entrada/salida. El controlador de interfase de bus proporciona arbitraje entre dispositivos acoplados directamente al bus de datos de entrada/salida para acceso al bus de datos de entrada/salida y al bus de procesador local y arbitraje entre el bus de datos de entrada /salida y el microprocesador para acceso al bus de procesador local. El controlador de interfase de bus además reconoce el recibo de una señal de reset destinada a iniciar un reset de microprocesador y difiere la emisión de una señal de reset al microprocesador hasta que el control de interfase de bus haya bloqueado el acceso al bus de procesador local y el bus de entrada/salida por cualquiera de los dispositivos que potencialmente puedan solicitar tal acceso.