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    tradução de endereço dinâmica com gerenciamento de quadro.
    1.
    发明专利
    tradução de endereço dinâmica com gerenciamento de quadro. 未知

    公开(公告)号：BRPI0906426B1

    公开(公告)日：2020-12-01

    申请号：BRPI0906426

    申请日：2009-01-05

    Applicant: IBM

    Inventor： CHARLES GAINEY JR ,  DAMIAN OSISEK ,  DAN GREINER ,  GUSTAV SITTMANN III ,  LISA HELLER ,  TIMOTHY SLEGEL

    IPC: G06F12/10 ,  G06F12/14

    Abstract: tradução de endereço dinâmica com gerenciamento de quadro. são descritas uma chave de conjunto e uma função de gerenciamento de limpeza de quadro definidas para uma arquitetura de máquina de um sistema de computador. em uma concretização, uma instrução de máquina é obtida que identifica um primeiro e segundo registro geral. é obtido do primeiro registro geral um campo de tamanho de quadro indicando se o quadro de armazenamento é um dentro um bloco de dados grande ou um bloco pequeno. é obtido do segundo registro geral um endereço de operando de um quadro de armazenamento mediante o qual a instrução deve ser realizada. se o quadro de armazenamento é um bloco pequeno, a instrução é realizada somente no bloco pequeno. se o quadro de armazenamento indicado é um bloco de dados grande, um endereço de operando de um primeiro bloco de dados inicial dentro do bloco de dados grande é obtido a partir do segundo registro geral. a instrução de gerenciamento de quadro é realizada em todos os blocos começando do primeiro bloco inicial.

    Compare and delay instructions
    2.
    发明专利
    Compare and delay instructions 未知

    公开(公告)号：GB2539601A

    公开(公告)日：2016-12-21

    申请号：GB201617085

    申请日：2015-02-23

    Applicant: IBM

    Inventor： DAN GREINER ,  TIMOTHY SLEGEL ,  CHRISTIAN JACOBI ,  DONALD WILLIAM SCHMIDT ,  MARCEL MITRAN ,  CHARLES GAINEY JR

    IPC: G06F9/30 ,  G06F9/38

    Abstract: A delay facility is provided in which program execution may be delayed until a predefined event occurs, such as a comparison of memory locations results in a true condition, a timeout is reached, an interruption is made pending or another condition exists. The delay facility includes one or more compare and delay machine instructions used to delay execution. The one or more compare and delay instructions may include a 32-bit compare and delay (CAD) instruction and a 64-bit compare and delay (CADG) instruction.

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