公开(公告)号：JP2004004784A

公开(公告)日：2004-01-08

申请号：JP2003115786

申请日：2003-04-21

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  FAYAD CAMIL

IPC: G09C1/00 ,  H04L9/32

Abstract: PROBLEM TO BE SOLVED: To provide a method for generating a message digest. SOLUTION: The method comprises: a step for receiving a data block; and a step for processing the data block for obtaining the message digest. The step for obtaining the data block comprises computing of the data block at a time (t) based on a time (t-x). (x) is larger than or equal to 2. COPYRIGHT: (C)2004,JPO

公开(公告)号：JP2002251137A

公开(公告)日：2002-09-06

申请号：JP2001376619

申请日：2001-12-11

Applicant: IBM

Inventor： CHEN CHIN-LONG ,  CONDORELLI VINCENZO ,  FOGELL LEONARD L

IPC: G06F7/72 ,  G06F7/00 ,  G06F7/38 ,  G09C1/00

Abstract: PROBLEM TO BE SOLVED: To form a multiplier which multiplies two large integers modulo N. SOLUTION: A modula exponential function used for an open key ciphering and deciphering system is actualized by a stand-alone engine having as a core a modula multiplying circuit which shares an overlapping hardware structure and operates in two phases. For multiplication and addition, a large array in the hardware structure is sectioned into small structures and then a multiplier including a series of nearly identical processing elements linked in a chain can be designed. The whole structure becomes able to operate in a pipeline style as a result of the two-phase operation and chaining of the sectioned processing elements and the throughput and speed are improved. The chained processing elements are so constituted as to provide a chain which has individual parts processing factors of modulus and can be sectioned.

公开(公告)号：JP2002236448A

公开(公告)日：2002-08-23

申请号：JP2001376593

申请日：2001-12-11

Applicant: IBM

Inventor： CHEN CHIN-LONG ,  CONDORELLI VINCENZO ,  FAYAD CAMIL

IPC: G06F7/72 ,  G09C1/00

Abstract: PROBLEM TO BE SOLVED: To generate a multiplier which multiples modulo N of two large integers. SOLUTION: A modular exponentiation function used for a public key encryption and decryption systems is actualized in a stand-alone engine which shares overlapping hardware structures and has as a core a modular multiplying circuit operating in two phases. For multiplication and addition, a large array in the hardware structure is partitioned into small structures and then a multiplier which includes a series of nearly identical elements linked together in a chained fashion can be designed. The overall structure can be operated in a pipelined fashion as a result of the two-phase operation and chaining of the partitioned processing elements, so that the throughput and speed are improved. The chained processing elements are so constituted as to provide a partitionable chain with separate parts for processing factors of a modulus.

公开(公告)号：DE602006008029D1

公开(公告)日：2009-09-03

申请号：DE602006008029

申请日：2006-10-16

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  DEWKETT THOMAS ,  HOCKER MICHAEL ,  VISEGRADY TAMAS

IPC: G06F11/16

Abstract: In a communications channel coupled to multiple duplicated subsystems, a method, interposer and program product are provided for verifying integrity of subsystem responses. Within the communications channel, a first checksum is calculated with receipt of a first response from a first subsystem responsive to a common request, and a second checksum is calculated for a second response of a second subsystem received responsive to the common request. The first checksum and the second checksum are compared, and if matching, only one of the first response and the second response is forwarded from the communications channel as the response to the common request, with the other of the first response and the second response being discarded by the communications channel.

公开(公告)号：AT437401T

公开(公告)日：2009-08-15

申请号：AT06819082

申请日：2006-10-16

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  DEWKETT THOMAS ,  HOCKER MICHAEL ,  VISEGRADY TAMAS

IPC: G06F11/16

Abstract: In a communications channel coupled to multiple duplicated subsystems, a method, interposer and program product are provided for verifying integrity of subsystem responses. Within the communications channel, a first checksum is calculated with receipt of a first response from a first subsystem responsive to a common request, and a second checksum is calculated for a second response of a second subsystem received responsive to the common request. The first checksum and the second checksum are compared, and if matching, only one of the first response and the second response is forwarded from the communications channel as the response to the common request, with the other of the first response and the second response being discarded by the communications channel.

公开(公告)号：DE102012217312A1

公开(公告)日：2013-04-11

申请号：DE102012217312

申请日：2012-09-25

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  DRAGONE SILVIO ,  FERNANDEZ WILLIAM S ,  VISEGRADY TAMAS

IPC: G06F21/57

Abstract: Ein Verfahren zum Aktualisieren von Abbildern von Code in einem System beinhaltet das Urladen eines ersten Abbilds eines Codes mit einem Teilsystem-Prozessor, das Empfangen eines zweiten Abbilds des Codes, das Durchführen einer Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes mit dem Teilsystem-Prozessor, das Feststellen, ob die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist, das Speichern des zweiten Abbilds des Codes in einer ersten Speichereinheit als Reaktion auf die Feststellung, dass die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist, das Festlegen des zweiten Abbilds des Codes als ein aktives Abbild und das Senden des zweiten Abbilds des Codes an eine zweite Speichereinheit, wobei die zweite Speichereinheit mit der ersten Speichereinheit und einem Hauptprozessor kommunikativ verbunden ist.

公开(公告)号：DE102012217312B4

公开(公告)日：2021-02-04

申请号：DE102012217312

申请日：2012-09-25

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  DRAGONE SILVIO ,  FERNANDEZ WILLIAM S ,  VISEGRADY TAMAS

IPC: G06F21/57

Abstract: Verfahren zum Aktualisieren von Abbildern von Code in einem System (100), das ein Teilsystem (104) und ein Hauptprozessorsystem (102) aufweist, wobei das Teilsystem eine erste Speichereinheit (130) und einen Teilsystem-Prozessor (126) aufwiest, der kommunikativ mit der ersten Speichereinheit verbunden ist, wobei das Hauptprozessorsystem eine zweite Speichereinheit (116) und einen Hauptprozessor (106) aufwiest, der kommunikativ mit der zweiten Speichereinheit verbunden ist, wobei das Verfahren Folgendes, das mit dem Teilsystem-Prozessor ausgeführt wird, aufweist:Urladen eines ersten Abbilds (132) eines Codes (118) in einen ersten Speicherplatz der ersten Speichereinheit, wobei das erste Abbild als aktives Abbild eines Codes festgelegt ist, der in der zweiten Speichereinheit des Hauptprozessorsystems gespeichert ist und durch den Hauptprozessor verwendet wird;Empfangen (206) eines zweiten Abbilds (134) des Codes von einem Host-Prozessor (101), der mit dem Teilsystem-Prozessor kommunikativ verbunden ist;Durchführen (208) einer Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes;Feststellen (210), ob die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist; undals Reaktion auf die Feststellung, dass die Sicherheits- und Zuverlässigkeitsprüfung des zweiten Abbilds des Codes erfolgreich ist:Speichern (214) des zweiten Abbilds des Codes in einem zweiten Speicherplatz der ersten Speichereinheit;Festlegen (220) des zweiten Abbilds des Codes als ein aktives Abbild anstatt des ersten Abbilds; undSenden (226) des zweiten Abbilds des Codes an die zweite Speichereinheit, wobei die zweite Speichereinheit mit dem zweiten Speicherplatz der ersten Speichereinheit kommunikativ selektiv verbunden wird und das Senden über diese Verbindung durchgeführt wird.

公开(公告)号：GB2495590A

公开(公告)日：2013-04-17

申请号：GB201216404

申请日：2012-09-14

Applicant: IBM

Inventor： CONDORELLI VINCENZO ,  FERNANDEZ WILLIAM SANTIAGO ,  VISEGRADY TAMAS ,  DRAGONE SILVIO

IPC: G06F9/445 ,  G06F21/57

Abstract: A data processor has a main system and a subsystem. The main system has a processor and memory. It may also have two or more programmable hardware devices. The subsystem has a processor and a memory. The main processor executes code images stored in the subsystem memory by copying the active copy of the code image into the processor memory. An active programmable hardware device is programmed using an active copy of a code image from the subsystem memory. When an updated copy of a code image is received by the data processor, the subsystem processor carries out a security and reliability check. It then writes the image into the subsystem memory and marks it as an active copy. The main processor copies the code to the main memory and executes the code. Alternatively, the main processor programs an inactive hardware device with the code and marks it active.