公开(公告)号：DE102012224276B4

公开(公告)日：2020-06-18

申请号：DE102012224276

申请日：2012-12-21

Applicant: IBM

Inventor： BELLOWS MARK D ,  FREDRICKSON MARK S ,  FREI SCOTT D ,  JONES STEVEN P ,  MCBRIDE CHAD B

IPC: G06F11/36 ,  G06F11/14 ,  G06F11/32

Abstract: Verfahren zum Überprüfen einer Ausführung eines Programmcodes, aufweisend:Empfangen einer ersten Prozessoreingabe in einem ersten First-in-first-out-(FIFO-)Speicher von einer ersten Prozessorgruppe, die einen ersten Prozessor aufweist, wobei die erste Prozessorgruppe so konfiguriert ist, dass sie den Programmcode auf der Grundlage der ersten Prozessoreingabe ausführt, wobei die erste Prozessoreingabe einen Satz von Eingangssignalen, ein Taktsignal und entsprechende Daten aufweist, die zur Ausführung des Programmcodes verwendet werden;Speichern der ersten Prozessoreingabe in den ersten Cachespeicher-Zeilen des ersten FIFO-Speichers, wobei jede der ersten Cachespeicher-Zeilen der ersten Prozessoreingabe in Verbindung mit jedem Taktzyklus entspricht, der auf dem Taktsignal der ersten Prozessoreingabe beruht;Ausgeben der ersten Prozessoreingabe aus dem ersten FIFO-Speicher an einen zweiten FIFO-Speicher und an einen zweiten Prozessor, wobei der zweite Prozessor mit dem ersten FIFO-Speicher verbunden ist, wobei die erste Prozessoreingabe entsprechend einer ersten Verzögerung an den zweiten Prozessor ausgegeben wird, wobei die erste Verzögerung mehr als zwei Taktzyklen betragt;Ausführen einer Emulation der Ausführung von mindestens einem ersten Teil des Programmcodes als Reaktion auf die erste Prozessoreingabe in dem zweiten Prozessor, wobei eine von dem zweiten Prozessor während des Ausführens der Emulation der Ausführung des Programmcodes erzeugte Ausgabe ignoriert wird;Speichern der ersten Prozessoreingabe in den zweiten Cachespeicher-Zeilen des zweiten FIFO-Speichers, wobei jede der zweiten Cachespeicher-Zeilen der ersten Prozessoreingabe in Verbindung mit jedem Taktzyklus entspricht, der auf dem Taktsignal der ersten Prozessoreingabe beruht;Ausgeben der ersten Prozessoreingabe aus dem zweiten FIFO-Speicher an einen dritten Prozessor, der mit dem zweiten FIFO-Speicher verbunden ist, wobei die erste Prozessoreingabe entsprechend einer zweiten Verzögerung an den dritten Prozessor ausgegeben wird, wobei die zweite Verzögerung mehr als zwei Taktzyklen betragt und ungleich der ersten Verzögerung ist;Ausführen einer Emulation der Ausführung von mindestens einem zweiten Teil des Programmcodes als Reaktion auf die erste Prozessoreingabe In den dritten Prozessor, wobei eine von dem dritten Prozessor während des Ausführens der Emulation der Ausführung des Programmcodes erzeugte Ausgabe ignoriert wird, wobei der erste, der zweite und der dritte Prozessor im Gleichschritt die entsprechenden Teile des Programmcodes ausführen;gleichzeitigen Anhalten der Ausführung des ersten Prozessors, des zweiten Prozessors und des dritten Prozessors beruhend entweder auf Erkennen eines Eintretens eines Ereignisses in Bezug auf die Ausführung des Programmcodes oder auf Erkennen eines Anzeigers in dem ersten FIFO-Speicher oder dem zweiten FIFO-Speicher, wobei sich der Anzeiger auf die Ausführung des Programmcodes bezieht;Entnehmen von ersten Informationen aus mindestens dem ersten Prozessor, dem zweiten Prozessor oder dem dritten Prozessor, nachdem die Ausführung des ersten Prozessors, des zweiten Prozessors und des dritten Prozessors gleichzeitig angehalten wurde, wobei sich die ersten Informationen auf Informationen über das Prozessorsystem beziehen; undDurchführen einer Analyse der ersten Informationen, um einen Ausführungszustand des Programmcodes In mindestens dem zweiten Prozessor oder dem dritten Prozessor festzustellen.

公开(公告)号：GB2500081B

公开(公告)日：2014-02-19

申请号：GB201223293

申请日：2012-12-21

Applicant: IBM

Inventor： FREDICKSON MARK S ,  FREI SCOTT D ,  MCBRIDE CHAD B ,  BELLOWS MARK D ,  JONES STEVEN P

IPC: G06F11/16

公开(公告)号：GB2500081A

公开(公告)日：2013-09-11

申请号：GB201223293

申请日：2012-12-21

Applicant: IBM

Inventor： FREDICKSON MARK S ,  FREI SCOTT D ,  MCBRIDE CHAD B ,  BELLOWS MARK D ,  JONES STEVEN P

IPC: G06F11/16

Abstract: A method comprises receiving first processor input 124 at a first FIFO (first-in first-out) memory 142 from a first processor group 112 that comprises a first processor 114 and is configured to execute program code 118 based on the first processor input, storing the first processor input at the first FIFO memory, outputting it to a second FIFO memory 152 and, according to a first delay, to a second processor 148, executing at the second processor at least a first portion of the program code, storing the first processor input at the second FIFO memory, outputting it, according to a second delay, to a third processor 158, and executing at the third processor at least a second portion of the program code. A system 100 and removable computer card 130 are also provided. Delayed lockstep processing may be used to detect an error in a processor, and for debug analysis (Figure 7).

公开(公告)号：DE102012224276A1

公开(公告)日：2013-07-11

申请号：DE102012224276

申请日：2012-12-21

Applicant: IBM

Inventor： BELLOWS MARK D ,  FREDRICKSON MARK S ,  FREI SCOTT D ,  JONES STEVEN P ,  MCBRIDE CHAD B

IPC: G06F11/36 ,  G06F11/14 ,  G06F11/32

Abstract: Ein erster First-in-first-out-(FIFO-)Speicher kann eine erste Prozessoreingabe von einer ersten Prozessorgruppe empfangen, die einen ersten Prozessor enthält. Die erste Prozessorgruppe ist so konfiguriert, dass sie Programmcode auf der Grundlage der ersten Prozessoreingabe ausführt, die einen Satz von Eingangssignalen, ein Taktsignal und entsprechende Daten enthält. Der erste FIFO-Speicher kann die erste Prozessoreingabe speichern und die erste Prozessoreingabe entsprechend einer ersten Verzögerung an einen zweiten FIFO-Speicher und an einen zweiten Prozessor ausgeben. Der zweite FIFO-Speicher kann die erste Prozessoreingabe speichern und die erste Prozessoreingabe entsprechend einer zweiten Verzögerung an einen dritten Prozessor ausgeben. Der zweite Prozessor kann mindestens einen ersten Teil des Programmcodes und der dritte Prozessor kann mindestens einen zweiten Teil des Programmcodes als Reaktion auf die erste Prozessoreingabe ausführen.