公开(公告)号：JP2007287143A

公开(公告)日：2007-11-01

申请号：JP2007099321

申请日：2007-04-05

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： MCBRIDE CHAD B ,  IRISH JOHN D ,  WOTTRENG ANDREW H

IPC: G06F12/10

CPC classification number: G06F12/1081 ,  G06F12/1027

Abstract: PROBLEM TO BE SOLVED: To provide an improved technology which processes an I/O address conversion cache error caused by an I/O command in a CPU. SOLUTION: A CPU hardware can buffer the I/O command that has caused the I/O address conversion cache error in a command queue until an I/O address conversion cache is updated by using required information. When the I/O address conversion cache is updated, the CPU reissues the I/O command from the command queue, converts an address of the I/O command at convenient time, and executes and processes the command as if the cache miss has not occurred. Thus, an I/O device does not need to process an error response from the CPU, the I/O command is processed by the CPU, and the I/O command is not canceled. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供一种处理由CPU中的I / O命令引起的I / O地址转换高速缓存错误的改进技术。 解决方案：CPU硬件可以缓冲I / O命令，导致命令队列中的I / O地址转换高速缓存错误，直到通过使用所需信息更新I / O地址转换缓存。 当I / O地址转换缓存更新时，CPU从命令队列中重新发出I / O命令，在方便的时间转换I / O命令的地址，并执行并处理命令，就好像高速缓存未命中一样 发生。 因此，I / O设备不需要处理来自CPU的错误响应，I / O命令由CPU处理，I / O命令不会被取消。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007048296A

公开(公告)日：2007-02-22

申请号：JP2006217586

申请日：2006-08-09

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： WOTTRENG ANDREW H ,  MCBRIDE CHAD B

IPC: G06F12/10 ,  G06F3/06 ,  G06F12/08

CPC classification number: G06F12/0891

Abstract: PROBLEM TO BE SOLVED: To provide a first method for removing entries from an address cache, in a first aspect.
SOLUTION: This first method includes steps of (1) writing data to a register; and (2) removing a plurality of address cache entries from the address cache based on the data written to the register.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：在第一方面中，提供从地址缓存中移除条目的第一方法。 解决方案：该第一种方法包括以下步骤：（1）将数据写入寄存器; 和（2）基于写入寄存器的数据从地址高速缓存中移除多个地址高速缓存条目。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：DE102012224276B4

公开(公告)日：2020-06-18

申请号：DE102012224276

申请日：2012-12-21

Applicant: IBM

Inventor： BELLOWS MARK D ,  FREDRICKSON MARK S ,  FREI SCOTT D ,  JONES STEVEN P ,  MCBRIDE CHAD B

IPC: G06F11/36 ,  G06F11/14 ,  G06F11/32

Abstract: Verfahren zum Überprüfen einer Ausführung eines Programmcodes, aufweisend:Empfangen einer ersten Prozessoreingabe in einem ersten First-in-first-out-(FIFO-)Speicher von einer ersten Prozessorgruppe, die einen ersten Prozessor aufweist, wobei die erste Prozessorgruppe so konfiguriert ist, dass sie den Programmcode auf der Grundlage der ersten Prozessoreingabe ausführt, wobei die erste Prozessoreingabe einen Satz von Eingangssignalen, ein Taktsignal und entsprechende Daten aufweist, die zur Ausführung des Programmcodes verwendet werden;Speichern der ersten Prozessoreingabe in den ersten Cachespeicher-Zeilen des ersten FIFO-Speichers, wobei jede der ersten Cachespeicher-Zeilen der ersten Prozessoreingabe in Verbindung mit jedem Taktzyklus entspricht, der auf dem Taktsignal der ersten Prozessoreingabe beruht;Ausgeben der ersten Prozessoreingabe aus dem ersten FIFO-Speicher an einen zweiten FIFO-Speicher und an einen zweiten Prozessor, wobei der zweite Prozessor mit dem ersten FIFO-Speicher verbunden ist, wobei die erste Prozessoreingabe entsprechend einer ersten Verzögerung an den zweiten Prozessor ausgegeben wird, wobei die erste Verzögerung mehr als zwei Taktzyklen betragt;Ausführen einer Emulation der Ausführung von mindestens einem ersten Teil des Programmcodes als Reaktion auf die erste Prozessoreingabe in dem zweiten Prozessor, wobei eine von dem zweiten Prozessor während des Ausführens der Emulation der Ausführung des Programmcodes erzeugte Ausgabe ignoriert wird;Speichern der ersten Prozessoreingabe in den zweiten Cachespeicher-Zeilen des zweiten FIFO-Speichers, wobei jede der zweiten Cachespeicher-Zeilen der ersten Prozessoreingabe in Verbindung mit jedem Taktzyklus entspricht, der auf dem Taktsignal der ersten Prozessoreingabe beruht;Ausgeben der ersten Prozessoreingabe aus dem zweiten FIFO-Speicher an einen dritten Prozessor, der mit dem zweiten FIFO-Speicher verbunden ist, wobei die erste Prozessoreingabe entsprechend einer zweiten Verzögerung an den dritten Prozessor ausgegeben wird, wobei die zweite Verzögerung mehr als zwei Taktzyklen betragt und ungleich der ersten Verzögerung ist;Ausführen einer Emulation der Ausführung von mindestens einem zweiten Teil des Programmcodes als Reaktion auf die erste Prozessoreingabe In den dritten Prozessor, wobei eine von dem dritten Prozessor während des Ausführens der Emulation der Ausführung des Programmcodes erzeugte Ausgabe ignoriert wird, wobei der erste, der zweite und der dritte Prozessor im Gleichschritt die entsprechenden Teile des Programmcodes ausführen;gleichzeitigen Anhalten der Ausführung des ersten Prozessors, des zweiten Prozessors und des dritten Prozessors beruhend entweder auf Erkennen eines Eintretens eines Ereignisses in Bezug auf die Ausführung des Programmcodes oder auf Erkennen eines Anzeigers in dem ersten FIFO-Speicher oder dem zweiten FIFO-Speicher, wobei sich der Anzeiger auf die Ausführung des Programmcodes bezieht;Entnehmen von ersten Informationen aus mindestens dem ersten Prozessor, dem zweiten Prozessor oder dem dritten Prozessor, nachdem die Ausführung des ersten Prozessors, des zweiten Prozessors und des dritten Prozessors gleichzeitig angehalten wurde, wobei sich die ersten Informationen auf Informationen über das Prozessorsystem beziehen; undDurchführen einer Analyse der ersten Informationen, um einen Ausführungszustand des Programmcodes In mindestens dem zweiten Prozessor oder dem dritten Prozessor festzustellen.

公开(公告)号：CA2399250A1

公开(公告)日：2004-02-22

申请号：CA2399250

申请日：2002-08-22

Applicant: IBM

Inventor： MCBRIDE CHAD B

IPC: G06N3/063 ,  G06N3/06 ,  G06F15/76

Abstract: In a first aspect, a pipelined hardware implementation of a neural network circuit includes an input stage, two or more processing stages and an output stage. Each processing stage includes one or more processing units. Each processing unit includes storage for weighted values, a plurality of multipliers for multiplying input values by weighted values, an adder for adding products outputted from product multipliers, a function circuit for applying a non-linear function to the sum outputted by the adder, and a register for storing the output of the function circuit.

公开(公告)号：GB2500081B

公开(公告)日：2014-02-19

申请号：GB201223293

申请日：2012-12-21

Applicant: IBM

Inventor： FREDICKSON MARK S ,  FREI SCOTT D ,  MCBRIDE CHAD B ,  BELLOWS MARK D ,  JONES STEVEN P

IPC: G06F11/16

公开(公告)号：GB2500081A

公开(公告)日：2013-09-11

申请号：GB201223293

申请日：2012-12-21

Applicant: IBM

Inventor： FREDICKSON MARK S ,  FREI SCOTT D ,  MCBRIDE CHAD B ,  BELLOWS MARK D ,  JONES STEVEN P

IPC: G06F11/16

Abstract: A method comprises receiving first processor input 124 at a first FIFO (first-in first-out) memory 142 from a first processor group 112 that comprises a first processor 114 and is configured to execute program code 118 based on the first processor input, storing the first processor input at the first FIFO memory, outputting it to a second FIFO memory 152 and, according to a first delay, to a second processor 148, executing at the second processor at least a first portion of the program code, storing the first processor input at the second FIFO memory, outputting it, according to a second delay, to a third processor 158, and executing at the third processor at least a second portion of the program code. A system 100 and removable computer card 130 are also provided. Delayed lockstep processing may be used to detect an error in a processor, and for debug analysis (Figure 7).

公开(公告)号：DE102012224276A1

公开(公告)日：2013-07-11

申请号：DE102012224276

申请日：2012-12-21

Applicant: IBM

Inventor： BELLOWS MARK D ,  FREDRICKSON MARK S ,  FREI SCOTT D ,  JONES STEVEN P ,  MCBRIDE CHAD B

IPC: G06F11/36 ,  G06F11/14 ,  G06F11/32

Abstract: Ein erster First-in-first-out-(FIFO-)Speicher kann eine erste Prozessoreingabe von einer ersten Prozessorgruppe empfangen, die einen ersten Prozessor enthält. Die erste Prozessorgruppe ist so konfiguriert, dass sie Programmcode auf der Grundlage der ersten Prozessoreingabe ausführt, die einen Satz von Eingangssignalen, ein Taktsignal und entsprechende Daten enthält. Der erste FIFO-Speicher kann die erste Prozessoreingabe speichern und die erste Prozessoreingabe entsprechend einer ersten Verzögerung an einen zweiten FIFO-Speicher und an einen zweiten Prozessor ausgeben. Der zweite FIFO-Speicher kann die erste Prozessoreingabe speichern und die erste Prozessoreingabe entsprechend einer zweiten Verzögerung an einen dritten Prozessor ausgeben. Der zweite Prozessor kann mindestens einen ersten Teil des Programmcodes und der dritte Prozessor kann mindestens einen zweiten Teil des Programmcodes als Reaktion auf die erste Prozessoreingabe ausführen.

公开(公告)号：GB2366641B

公开(公告)日：2004-11-10

申请号：GB0109160

申请日：2001-04-12

Applicant: IBM

Inventor： BROBERG ROBERT N ,  BYRN JONATHAN W ,  MCBRIDE CHAD B ,  MCCLANNAHAN GARY P

IPC: G06F13/24 ,  G06F9/48 ,  G06F9/46

Abstract: A method of handling an interrupt request in a computer system by programmably setting an override address associated with a specific interrupt service routine, and servicing an interrupt request based on the override address, which is different from a power-on default address associated with the same interrupt service routine. The method may determine whether the interrupt service routine is critical and, if so, set the override address to a physical location in the on-chip memory of the processing unit, instead of in the off-chip memory (RAM). Override address registers are accessed via the special purpose registers of the processing unit. A validation bit may be turned on in response to the setting of the override address, with both the default address and the override address being provided as separate inputs to a multiplexing device controlled by the validation bit. The override address is forwarded from the multiplexing device to an instruction fetch unit whenever the validation bit has been set. The result is decreased latency associated with interrupt handling, and increased flexibility in user definition of critical versus non-critical interrupts.

公开(公告)号：GB2366641A

公开(公告)日：2002-03-13

申请号：GB0109160

申请日：2001-04-12

Applicant: IBM

Inventor： BROBERG ROBERT N ,  BYRN JONATHAN W ,  MCBRIDE CHAD B ,  MCCLANNAHAN GARY P

IPC: G06F13/24 ,  G06F9/48 ,  G06F9/46

Abstract: A method of handling an interrupt request in a computer system by programmably setting an override address associated with a specific interrupt service routine, and servicing an interrupt request based on the override address, which is different from a power-on default address associated with the same interrupt service routine. The method may determine whether the interrupt service routine is critical and, if so, set the override address to a physical location in the on-chip memory of the processing unit, instead of in the off-chip memory (RAM). Override address registers 112 are accessed via the special purpose registers of the processing unit. A validation bit may be turned on in response to the setting of the override address, with both the default address and the override address being provided as separate inputs to a multiplexing device 116 controlled by the validation bit. The override address is forwarded from the multiplexing device to an instruction fetch unit 122 whenever the validation bit has been set. The result is decreased latency associated with interrupt handling, and increased flexibility in user definition of critical versus non-critical interrupts.

公开(公告)号：CA2290163A1

公开(公告)日：2000-08-18

申请号：CA2290163

申请日：1999-11-22

Applicant: IBM

Inventor： MCBRIDE CHAD B ,  BYRN JONATHAN WILLIAM ,  BROBERG ROBERT NEAL CARLTON II ,  MCCLANNAHAN GARY PAUL

IPC: G06F12/02 ,  G06F12/08 ,  G06F12/10

Abstract: A method and apparatus are provided for target addressing and translation in a non-uniform memory environment with user defined target tags. The apparatus for target addressing and translation includes a processor and a first address translation unit coupled to the processor. The first address. translation unit translates an effective address (EA) to a real address (RA). The first address translation unit includes a target tag associated with each address translation. A second address translation unit translates a real address (RA) to a target address (TA). The second address translation unit includes a target tag associated with each address translation. A cache includes a cache directory and a target tag is stored into the cache directory with each cache fill.