公开(公告)号：EP1805674A4

公开(公告)日：2010-08-04

申请号：EP05808961

申请日：2005-10-14

Applicant: IBM

Inventor： HENG FOOK-LUEN ,  HIBBELER JASON D ,  MCCULLEN KEVIN W ,  NARAYAN RANI R ,  RUNYON STEPHEN L ,  WALKER ROBERT F

IPC: G06F17/50

CPC classification number: G06F17/5068

公开(公告)号：JP2005244978A

公开(公告)日：2005-09-08

申请号：JP2005045001

申请日：2005-02-22

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GUPTA PUNEET ,  HENG FOOK-LUEN ,  KUNG DAVID S ,  OSTAPKO DANIEL L

IPC: H01L27/118 ,  G06F17/50 ,  H01L21/82 ,  H01L27/02 ,  H01L27/092 ,  H01L29/00 ,  H03K5/13

CPC classification number: H01L27/0207 ,  H01L27/092

Abstract: PROBLEM TO BE SOLVED: To provide an integrated circuit (IC) including at least one combined logic circuit.
SOLUTION: The combined logic circuit includes two types of logic block cells for mutually correcting the influence caused by manufacturing parameters which affect cell transistors. The two types of cells can be made as a condensed cell, having FET gates with a contact pitch and a separated cell, having FET gates with a pitch wider than the contact pitch. Variations in the delay of the condensed cell caused by the FET gates being printed, while being out of focus, can be offset by the the variations in the delay of the separated cell.
COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种包括至少一个组合逻辑电路的集成电路（IC）。 解决方案：组合逻辑电路包括两种类型的逻辑块单元，用于相互校正影响单元晶体管的制造参数所引起的影响。 两种类型的电池可以制成为具有接触间距的FET栅极和分离电池的冷凝单元，具有比接触间距更宽的间距的FET栅极。 由被打印的FET栅极引起的冷凝单元的延迟在偏离聚焦的情况下的变化可以被分离的单元的延迟的变化所抵消。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：JP2006059348A

公开(公告)日：2006-03-02

申请号：JP2005233945

申请日：2005-08-12

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： COHN JOHN M ,  CULP JAMES A ,  FINKLER ULRICH A ,  HENG FOOK-LUEN ,  MARK A RABIN ,  LEE JIN FUW ,  LAAS W LIEBMANN ,  NORTHROP GREGORY A ,  SEONG NAKGEUON ,  SINGH RAMA N ,  STOK LEON ,  WOLTGENS PIETER J

IPC: G06F17/50 ,  G03F1/08 ,  H01L21/82

CPC classification number: G06F17/5081 ,  G06F17/5009 ,  G06F17/5072

Abstract: PROBLEM TO BE SOLVED: To provide a design tool which improves manufacturability of a design, namely, gives such a design that a fabricated wafer more exactly meets intended/assumed/modeled properties, at lower manufacturing cost and risk. SOLUTION: A design system for designing complex integrated circuits (ICs), a method of IC design, and program products therefor are provided. A layout unit receives a circuit description representing portions in a grid and glyph format. A checking unit checks grid and glyph portions of the design. An elaboration unit generates a target layout from the checked design. A data preparatory unit prepares the target layout for mask making. A pattern caching unit selectively replaces portions of the design with previously cached results for improved design efficiency. COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种提高设计的可制造性的设计工具，即提供这样的设计，即制造的晶片更准确地满足预期/假设/建模性能，具有较低的制造成本和风险。

解决方案：提供了一种用于设计复杂集成电路（IC）的设计系统，一种IC设计方法及其程序产品。 布局单元接收表示网格和字形格式的部分的电路描述。 检查单元检查设计的网格和字形部分。 精心设计单元从检查的设计生成目标布局。 数据准备单元准备面具制作的目标布局。 模式高速缓存单元用先前缓存的结果有选择地替换设计的部分，以提高设计效率。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：WO2006044730A2

公开(公告)日：2006-04-27

申请号：PCT/US2005037145

申请日：2005-10-14

Applicant: IBM ,  HENG FOOK-LUEN ,  HIBBELER JASON D ,  MCCULLEN KEVIN W ,  NARAYAN RANI R ,  RUNYON STEPHEN L ,  WALKER ROBERT F

Inventor： HENG FOOK-LUEN ,  HIBBELER JASON D ,  MCCULLEN KEVIN W ,  NARAYAN RANI R ,  RUNYON STEPHEN L ,  WALKER ROBERT F

IPC: G06F17/50

CPC classification number: G06F17/5068

Abstract: Methods, systems and program products are disclosed for selectively scaling (100) an integrated circuit (IC) design (200): by layer, by unit, or by ground rule, or a combination of these (130). The selective scaling technique can be applied in a feedback loop (408) with the manufacturing system (400) with process and yield feedback (300), during the life of a design, to increase yield in early processes in such a way that hierarchy is preserved. The invention removes the need to involve designers in improving yield where new technologies such as maskless fabrication are implemented.

Abstract translation: 公开了用于根据层，单元或基础规则或这些的组合（130）选择性地缩放（100）集成电路（IC）设计（200）的方法，系统和程序产品。 选择性缩放技术可以在设计寿命期间与制造系统（400）一起在反馈回路（408）中应用于具有处理和产量反馈（300）的反馈回路（408）中，以提高早期处理中的产量，使得分级结构 保存。 本发明消除了在实现诸如无掩模制造的新技术的情况下涉及设计人员提高产量的需要。

公开(公告)号：DE112018000125T5

公开(公告)日：2019-06-19

申请号：DE112018000125

申请日：2018-01-18

Applicant: IBM

Inventor： WADMAN WANDER SYBE ,  KIM YOUNGHUN ,  LAVIN MARK ,  SHUKLA SRIVATS ,  HENG FOOK-LUEN ,  WARREN KEVIN WILSON ,  GOYAL AANCHAL ,  KUMAR TARUN

IPC: H02J3/00

Abstract: Ausführungsformen hierin betreffen Verbesserungen einer stochastischen Vorhersage für unsichere Stromerzeugungs- und -bedarfsmengen, um eine Auswirkung auf ein Stromnetz zu quantifizieren. Zum Verbessern der stochastischen Vorhersage beinhaltet ein Verfahren Anpassen grenzwertiger Verteilungen an Daten der unsicheren Stromerzeugungs- und -bedarfsmengen durch Stromerzeugungs- und -bedarfsknoten des Stromnetzes. Die Stromerzeugungs- und -bedarfsknoten stellen entsprechende unsichere Stromerzeugungs- und -bedarfsmengen auf der Grundlage einer erneuerbaren Energiequelle bereit. Das Verfahren beinhaltet auch Ermitteln einer Korrelationsstruktur zwischen den Stromerzeugungs- und -bedarfsknoten durch Transformieren der Daten aus grenzwertigen Verteilungen in eine zweite Verteilung und durch Anpassen einer multivariaten Zeitreihe an transformierte Daten. Das Verfahren beinhaltet auch Simulieren einer multivariaten stochastischen Vorhersage mit einer verbesserten Korrelationsstruktur.