公开(公告)号：DE112012004202T5

公开(公告)日：2014-07-03

申请号：DE112012004202

申请日：2012-10-24

Applicant: IBM

Inventor： YANG ZHIJIAN ,  WANG PING-CHUAN ,  FENG KAI D ,  HOSTETTER JUN EDWIN J

IPC: H03K17/30 ,  H03K17/687

Abstract: Ein Verfahren und eine Vorrichtung zum Instandsetzen von Transistoren weisen das Anlegen einer ersten Spannung an eine Source eines PFET, einer zweiten Spannung an das Gate eines PFET und einer dritten Spannung an den Drain eines PFET über eine vorbestimmte Zeit auf. Wobei die erste Spannung größer als die zweite Spannung und die zweite Spannung größer als die dritte Spannung ist. Durch Anlegen dieser Spannungen stellten die Erfinder fest, dass die Löcher, die im Gate-Dielektrikum eingeschlossen sind, vermindert werden. Auf diese Weise kann die Halbleiterstruktur instandgesetzt bzw. auf oder annähernd auf die ursprünglichen Betriebseigenschaften zurückgestellt werden. Eine zusätzliche Ausführungsform ist ein Verfahren und eine Vorrichtung zum Instandsetzen eines NFET-Transistors durch Anlegen einer ersten Spannung an einen Drain eines NFET, einer zweiten Spannung an das Gate des NFET und einer dritten Spannung an die Source eines NFET über eine vorbestimmte Zeit. Die erste Spannung ist größer als die zweite Spannung und die zweite Spannung größer als die dritte Spannung. Wie bei der ersten Ausführungsform veranschaulicht, liegt das Ziel der Erfindung darin, den Transistor instandzusetzen. Im Falle des NFET sammeln sich die Elektronen während des normalen Betriebs auf dem Gate-Dielektrikum an. Durch Anlegen der Spannungen in der beschriebenen Weise kann der Transistor instandgesetzt werden, so dass er mit oder nahe den ursprünglichen Spezifikationen betrieben wird.