公开(公告)号：DE112021000238T5

公开(公告)日：2022-09-01

申请号：DE112021000238

申请日：2021-02-03

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  OKAZAWA JUNKA ,  IWASHINA AKIYO

IPC: G11C11/54

Abstract: Ein Synapsen-Speichersystem enthält: an Knotenpunkten von Axon-Leitungen und Dendriten-Leitungen bereitgestellte Synapsen-Speicherzellen, wobei jede Synapsen-Speicherzelle mehrere analoge Speichereinheiten enthält, wobei jede Synapsen-Speicherzelle zum Speichern eines Gewichtswertes entsprechend einem Ausgangswert eines Schreibsignals konfiguriert ist, wobei die mehreren analogen Speichereinheiten miteinander vereint sind, um jede Synapsen-Speicherzelle zu bilden; einen Schreibteil, der zum Schreiben des Gewichtswertes in jede Synapsen-Speicherzelle konfiguriert ist und einen Schreibtreiber und einen Ausgangs-Controller enthält, wobei der Schreibtreiber zum Ausgeben des Schreibsignals an jede Synapsen-Speicherzelle konfiguriert ist, wobei der Ausgangs-Controller zum Steuern des Ausgangsniveaus des Schreibsignals des Schreibtreibers konfiguriert ist; und Lesetreiber, die zum Lesen des in den Synapsen-Speicherzelle gespeicherten Gewichtswertes konfiguriert sind.

公开(公告)号：DE112019003764T5

公开(公告)日：2021-04-15

申请号：DE112019003764

申请日：2019-10-02

Applicant: IBM

Inventor： ISHII MASATOSHI ,  HOSOKAWA KOHJI ,  OKAZAKI ATSUYA ,  IWASHINA AKIYO

IPC: G11C11/54

Abstract: Es werden eine neuromorphe Schaltung, ein Chip und ein Verfahren bereitgestellt. Die neuromorphe Schaltung enthält eine Zelle eines synaptischen Kreuzschienen-Arrays. Die Zelle des synaptischen Kreuzschienen-Arrays enthält einen komplementären Metalloxid-Halbleiter- (CMOS-) Transistor, dessen Durchlasswiderstand durch eine Gate-Spannung des CMOS-Transistors gesteuert wird, um eine Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays zu aktualisieren. Ferner enthält die neuromorphe Schaltung einen Satz Zeilenleitungen, die die Zelle des synaptischen Arrays in Reihe mit einer Mehrzahl präsynaptischer Neuronen an deren ersten Enden verbinden. Die neuromorphe Schaltung enthält auch einen Satz Spaltenleitungen, die die Zelle des synaptischen Arrays in Reihe mit einer Mehrzahl postsynaptischer Neuronen an deren zweiten Enden verbinden. Die Gate-Spannung des CMOS-Transistors wird durch Anwenden einer Ladungsteilungstechnik gesteuert, die die Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays unter Verwendung nichtüberlappender Impulse auf Steuerleitungen aktualisiert, die auf den Satz Zeilenleitungen und den Satz Spaltenleitungen ausgerichtet sind.

公开(公告)号：AU2021216710A1

公开(公告)日：2022-06-23

申请号：AU2021216710

申请日：2021-02-03

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  OKAZAWA JUNKA ,  IWASHINA AKIYO

IPC: G11C11/54 ,  G06N3/063 ,  G11C7/10

Abstract: A synapse memory system includes: synapse memory cells provided at cross points of axon lines and dendrite lines, each synapse memory cell including plural analog memory devices, each synapse memory cell being configured to store a weight value according to an output level of a write signal, the plural analog memory devices being combined to constitute each synapse memory cell; a write portion configured to write the weight value to each synapse memory cell and including a write driver and an output controller, the write driver being configured to output the write signal to each synapse memory cell, the output controller being configured to control the output level of the write signal of the write driver; and read drivers configured to read the weight value stored in the synapse memory cells.

公开(公告)号：DE112019003764B4

公开(公告)日：2022-04-21

申请号：DE112019003764

申请日：2019-10-02

Applicant: IBM

Inventor： ISHII MASATOSHI ,  HOSOKAWA KOHJI ,  OKAZAKI ATSUYA ,  IWASHINA AKIYO

IPC: G11C11/54 ,  G06N3/063

Abstract: Neuromorphe Schaltung, die aufweist:eine Zelle (500) eines synaptischen Kreuzschienen-Arrays (800), die einen komplementären Metalloxid-Halbleiter- (CMOS-) -Transistor T6 enthält, dessen Durchlasswiderstand durch eine Gate-Spannung des CMOS-Transistors gesteuert wird, um eine Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays zu aktualisieren;wobei die Gate-Spannung des CMOS-Transistors durch Anwenden einer Ladungsteilungstechnik gesteuert wird, die die Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays unter Verwendung nichtüberlappender Impulse auf Zellen-Steuerleitungen aktualisiert, die auf einen Satz Zeilenleitungen und einen Satz Spaltenleitungen ausgerichtet sind,wobei die Zelle des synaptischen Kreuzschienen-Arrays ein Paar in Reihe geschalteter Feldeffekt-Transistoren T1 und T2 vom p-Typ (pFETs), ein Paar nFETs T3 und T4, die untereinander und mit dem Paar pFETs in Reihe geschaltet sind, und drei Kondensatoren C1, C2 und C3 zum Aktualisieren der Gate-Spannung enthält und die Ladungsteilungstechnik zeilenweise derart angewendet wird, dass die Gate-Spannung unter Verwendung der Kondensatoren C1 und C3, die über das Paar pFETs eingestellt werden, schrittweise ansteigend aktualisiert wird, indem die nichtüberlappenden Impulse über eine Takt-Erhöhungsleitung (Wclk_i) an eine Gate-Elektrode des pFET T1 und über eine Aktualisierungs-Erhöhungsleitung (Wud_i) an eine Gate-Elektrode des pFETT2 geliefert werden, und dass die Gate-Spannung unter Verwendung der Kondensatoren C2 und C3, die über das Paar nFETs eingestellt werden, schrittweise absteigend aktualisiert wird, indem die nichtüberlappenden Impulse über eine Aktualisierungs-Verringerungsleitung (Wud_d) an eine Gate-Elektrode des nFET T3 und über eine Takt-Verringerungsleitung (Wclk_d) an eine Gate-Elektrode des nFET T4 geliefert werden.