公开(公告)号：AU2021216710A1

公开(公告)日：2022-06-23

申请号：AU2021216710

申请日：2021-02-03

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  OKAZAWA JUNKA ,  IWASHINA AKIYO

IPC: G11C11/54 ,  G06N3/063 ,  G11C7/10

Abstract: A synapse memory system includes: synapse memory cells provided at cross points of axon lines and dendrite lines, each synapse memory cell including plural analog memory devices, each synapse memory cell being configured to store a weight value according to an output level of a write signal, the plural analog memory devices being combined to constitute each synapse memory cell; a write portion configured to write the weight value to each synapse memory cell and including a write driver and an output controller, the write driver being configured to output the write signal to each synapse memory cell, the output controller being configured to control the output level of the write signal of the write driver; and read drivers configured to read the weight value stored in the synapse memory cells.

公开(公告)号：DE112021005846B4

公开(公告)日：2025-02-20

申请号：DE112021005846

申请日：2021-11-17

Applicant: IBM

Inventor： ISHII MASATOSHI ,  YASUDA TAKEO

IPC: G06N3/065 ,  G06N3/04 ,  G06N3/06 ,  G11C11/00

Abstract: Neuromorphe Synapsenanordnung, die aufweist:eine Vielzahl von synaptischen Anordnungszellen, die durch eine Schaltungsanordnung so verbunden sind, dass die synaptischen Anordnungszellen Reihen und Spalten einer Anordnung zugeordnet sind, wobei die synaptischen Anordnungszellen jeweils eine unipolare Synapsengewichtung haben, die Reihen jeweils mit jeweiligen Eingangsenden der synaptischen Anordnungszellen verbunden sind, die Spalten jeweils mit jeweiligen Ausgangsenden der synaptischen Anordnungszellen verbunden sind und die synaptischen Anordnungszellen, die in einer Spalte der Anordnung aufgereiht sind, als Betriebsspaltenanordnung definiert sind; undeine Anordnung von Stromspiegeln (20), wobei jeder Stromspiegel (20) ein Spiegelverhältnis von N:1 zeigt, wobei N eine Anzahl von Spalten der synaptischen Anordnungszellen ist, die jeweils mit den jeweiligen Reihen verbunden sind, so dass die Gewichtungen, die sämtlichen Stromspiegeln (20) entsprechen, auf die durchschnittlichen Gewichtungen sämtlicher synaptischer Anordnungszellen gesetzt sind, die während einer Lernphase aktualisiert werden.

公开(公告)号：MY122099A

公开(公告)日：2006-03-31

申请号：MYPI9804488

申请日：1998-09-30

Applicant: IBM

Inventor： KANAI TOSHIO ,  YASUDA TAKEO ,  TSURUTA KAZUHIRO ,  ICHIHARA WATARU

IPC: G11B7/005 ,  G11B7/00 ,  G11B20/10

Abstract: A METHOD AND APPARATUS FOR REDUCING THE EFFECT OF INTER-WAVE INTERFERENCE ON SIGNALS READ FROM A STORAGE MEDIUM AND TO PRECISELY DIGITIZE THE READ SIGNALS ARE DESCRIBED.AN APPARATUS FOR DIGITIZING A SIGNAL READ FROM A STORAGE MEDIUM ACCORDING TO AN EMBODIMENT OF THE INVENTION,COMPRISES:A PEAK DETECTOR (26),FOR DETECTING A PEAK VALUE FOR AN AMPLITUDE OF A SIGNAL READ FROM THE STORAGE MEDIUM;A THRESHOLD VALUE DETERMINER (28),FOR EMPLOYING THE PEAK VALUE OBTAINED BY THE PEAK DETECTOR TO DETERMINE A DETERMINE A COMPENSATION VALUE THAT IS USED FOR COMPENSATING FOR THE EFFECT OF INTER-WAVE INTERFERENCE ON THE SIGNAL,AND FOR EMPLOYING THE THRESHOLD VALUE CALCULATED BY THE CONVENTIONAL METHOD AND THE COMPENSATION VALUE TO DETERMINE A COMPENSATED THRESHOLD VALUE:AND A DIGITIZATION CIRCUIT (32),FOR DIGITIZATION THE SIGNAL BY USING THE THRESHOLD VALUE DETERMINED BY THE THRESHOLD VALUE DETERMINER.OPTIONALLY AN INTERPOLATOR (24) MAY BE USED TO OBTAIN MORE ACCURATE PEAK VALUE WITH OCCUR BETWEEN SAMPLE POINT. (FIG.2)

公开(公告)号：DE112021000238T5

公开(公告)日：2022-09-01

申请号：DE112021000238

申请日：2021-02-03

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  OKAZAWA JUNKA ,  IWASHINA AKIYO

IPC: G11C11/54

Abstract: Ein Synapsen-Speichersystem enthält: an Knotenpunkten von Axon-Leitungen und Dendriten-Leitungen bereitgestellte Synapsen-Speicherzellen, wobei jede Synapsen-Speicherzelle mehrere analoge Speichereinheiten enthält, wobei jede Synapsen-Speicherzelle zum Speichern eines Gewichtswertes entsprechend einem Ausgangswert eines Schreibsignals konfiguriert ist, wobei die mehreren analogen Speichereinheiten miteinander vereint sind, um jede Synapsen-Speicherzelle zu bilden; einen Schreibteil, der zum Schreiben des Gewichtswertes in jede Synapsen-Speicherzelle konfiguriert ist und einen Schreibtreiber und einen Ausgangs-Controller enthält, wobei der Schreibtreiber zum Ausgeben des Schreibsignals an jede Synapsen-Speicherzelle konfiguriert ist, wobei der Ausgangs-Controller zum Steuern des Ausgangsniveaus des Schreibsignals des Schreibtreibers konfiguriert ist; und Lesetreiber, die zum Lesen des in den Synapsen-Speicherzelle gespeicherten Gewichtswertes konfiguriert sind.

公开(公告)号：DE112017004156T5

公开(公告)日：2019-05-09

申请号：DE112017004156

申请日：2017-10-25

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  ISHII MASATOSHI

IPC: G06N3/04

Abstract: Eine Speicherzellenstruktur enthält eine Synapsenspeicherzelle mit mehreren Zellkomponenten, wobei jede der mehreren Zellkomponenten eine Einheitszelle enthält, mehrere Schreibleitungen, die zum Schreiben eines Synapsenzustands in die Synapsenspeicherzelle angeordnet sind, wobei jede der mehreren Schreibleitungen verwendet wird, um einen eines ersten Satz einer vorbestimmten Anzahl von Zuständen in eine entsprechende Zellkomponente zu schreiben, indem sie einen eines zweiten Satzes der vorbestimmten Anzahl von Zuständen in die Einheitszelle schreibt, die in der entsprechenden Zellkomponente enthalten ist, wobei der erste Satz von dem zweiten Satz und einer Anzahl der Einheitszellen abhängig ist, die in der entsprechenden Zellkomponente enthalten sind, und eine Leseleitung, die zum Lesen des Synapsenzustands aus der Synapsenspeicherzelle angeordnet ist, wobei die Leseleitung verwendet wird, um einen des ersten Satzes der vorbestimmten Anzahl von Zuständen aus allen der mehreren Zellkomponenten gleichzeitig zu lesen.

公开(公告)号：GB2518317A

公开(公告)日：2015-03-18

申请号：GB201500098

申请日：2013-04-08

Applicant: IBM

Inventor： YASUDA TAKEO

IPC: G06F5/01 ,  G06F7/76

Abstract: A barrel shifter uses a sign magnitude to 2's complement converter to generate decoder signals for its cascaded multiplexer selectors. The sign input receives the shift direction and the magnitude input receives the shift amount. The sign magnitude to 2's complement converter computes an output result as a 2's complement of the shift amount using the shift direction as a sign input, assigns a first portion (most significant bit half) of the output result to a first decoder signal, and assigns a second portion (least significant bit half) of the output result to a second decoder signal. The encoding scheme using a sign magnitude to 2's complement converter allows the decoder circuits to be relatively simple, for example, 3-to-8 decoders for a 64-bit operand value rather than the 4-to-9 decoder required in a conventional barrel shifter, leading to faster operation, less area, and reduced power consumption.