公开(公告)号：JP2004342299A

公开(公告)日：2004-12-02

申请号：JP2004140395

申请日：2004-05-10

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： CHAN YUEN H ,  JOSHI RAJIV ,  PELELLA ANTONIO R ,  RAWLINS JOHN R ,  WADHWA JATINDER K

IPC: G11C11/419 ,  G01R19/00 ,  G11C7/06

CPC classification number: G11C11/419 ,  G11C7/062 ,  G11C7/065

Abstract: PROBLEM TO BE SOLVED: To provide a high performance two stepped sense amplifier circuit for a sense amplifier of a semiconductor memory.
SOLUTION: In the sense amplifier for a memory device, a first sensing device and a second sensing device are respectively connected to a first sense line and a second sense line in an operable manner and a first sensing step is provided to reduce the capacitive loads of the first and the second sense lines. The source terminals of the sensing devices are connected to a current sink that is switchable and the drain terminals of the sensing devices are connected to the input of a second sensing stage. Moreover, the sense amplifier is provided with an inverter which is cross coupled and responds to the first sensing step and includes the second sensing step which is activated by a sense enable signal after selected delay and an output driver which responds to the second sensing step.
COPYRIGHT: (C)2005,JPO&NCIPI

公开(公告)号：JP2005160073A

公开(公告)日：2005-06-16

申请号：JP2004335488

申请日：2004-11-19

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： CORREALE ANTHONY JR ,  JOSHI RAJIV ,  KUNG DAVID S ,  PAN ZHIGANG ,  PURI RUCHIR

IPC: H03K19/0185 ,  H03K19/0948

CPC classification number: H03K19/018521 ,  H03K19/0948

Abstract: PROBLEM TO BE SOLVED: To provide a level converter for interfacing two circuits to which different power supply voltages are supplied, and an integrated circuit containing a level converter interfacing circuits in two different voltage islands.
SOLUTION: Power is supplied to a first buffer 104 with a pretense power supply V, and the first buffer 104 receives an input signal 102 from a lower voltage circuit. The first buffer 104 drives a second buffer 108 to which higher power supply voltage V
ddh is supplied. Power supply selecting mechanisms 120, 128 are so switched by an output 110 from the second buffer 108 that the higher power supply voltage V
ddh or reduced power supply voltage V is selectively passed to the first buffer 104.
COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种电平转换器，用于连接提供不同电源电压的两个电路，以及包含两个不同电压岛中的电平转换器接口电路的集成电路。 解决方案：用强制电源V向第一缓冲器104供电，第一缓冲器104从较低电压电路接收输入信号102。 第一缓冲器104驱动提供较高电源电压V SB3hh的第二缓冲器108。 电源选择机构120,128由来自第二缓冲器108的输出110进行切换，使得较高的电源电压V SB =或降低的电源电压V被选择性地传递到第一缓冲器104。 P>版权所有（C）2005，JPO＆NCIPI

公开(公告)号：DE112020005221B4

公开(公告)日：2025-03-06

申请号：DE112020005221

申请日：2020-11-18

Applicant: IBM

Inventor： HOLMES STEVEN ,  DORIS BRUCE ,  GOTTWALD MATTHIAS GEORG ,  JOSHI RAJIV ,  CHAKRABORTY SUDIPTO

IPC: H10N60/12 ,  G06N10/00 ,  G11C11/44 ,  H10N50/80 ,  H10N60/01 ,  H10N60/80

Abstract: Datenverarbeitungseinheit, die aufweist:eine leitfähige Platte (12; 52), die in einer Oberfläche eines Halbleitersubstrats (10; 50) eingebettet ist;zumindest eine Josephson-Übergangs-Struktur, JJ-Struktur, die sich über der leitfähigen Platte befindet; underste Verdrahtungsstrukturen (18P, 18V; 58), die sich lateral benachbart zu der zumindest einen JJ-Struktur befinden, wobei eine von der leitfähigen Platte oder den ersten Verdrahtungsstrukturen so konfiguriert ist, dass ein magnetisches Feld in der zumindest einen JJ-Struktur induziert wird, wenn ein elektrischer Strom an diese angelegt wird, wobei:die zumindest eine JJ-Struktur einen ersten Bereich (22P) aus einem Supraleiter, einen Bereich (25P) aus Mn-Nanopartikel enthaltendem kristallinem Silicium sowie einen zweiten Bereich (26P) aus einem Supraleitermaterial aufweist; und/oderdie zumindest eine JJ-Struktur eine zylindrische Form aufweist; und/odersich die ersten Verdrahtungsstrukturen (18p, 18V) direkt in Kontakt mit einer Oberfläche der leitfähigen Platte (12) befinden, wobei die zumindest eine JJ-Struktur von der leitfähigen Platte beabstandet ist und die leitfähige Platte das magnetische Feld in der zumindest einen JJ-Struktur induziert.

公开(公告)号：DE112018001833B4

公开(公告)日：2022-06-30

申请号：DE112018001833

申请日：2018-05-31

Applicant: IBM

Inventor： JOSHI RAJIV ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H03K5/00

Abstract: Verfahren zum Herstellen einer Halbleitereinheit, das aufweist:Bereitstellen eines Resonanz-Taktschaltkreises mit einem ersten Taktschaltkreiselement, das einen Induktor umfasst, und mit einem weiteren Resonanz-Taktschaltkreiselement;elektrisches Verbinden des ersten Resonanz-Taktschaltkreiselements durch ein leitendes Material mit dem weiteren Resonanz-Taktschaltkreiselement;Anordnen einer magnetischen Schicht zwischen dem Induktor und einem Bereich des ersten Resonanz-Taktschaltkreiselements und oberhalb des leitenden Materials, wobei das magnetische Material angeordnet wird, um eine parasitäre Kapazität des ersten Resonanz-Taktschaltkreiselements und des weiteren Resonanz-Taktschaltkreiselements für ein Betreiben des ersten Resonanz-Taktschaltkreises zu verwenden, indem Taktsignale des ersten Resonanz-Taktschaltkreises von der magnetischen Schicht genutzt werden.

公开(公告)号：DE112020005262T5

公开(公告)日：2022-07-28

申请号：DE112020005262

申请日：2020-11-20

Applicant: IBM

Inventor： JOSHI RAJIV ,  CHAKRABORTY SUDIPTO

IPC: G06N3/063

Abstract: Eine Struktur einer Speichereinheit wird beschrieben. Die Struktur kann ein Array von Speicherzellen enthalten. Eine Speicherzelle kann mindestens ein Metall-Oxid-Halbleiter-Element (MOS-Element) enthalten, wobei ein Source-Anschluss des mindestens einen MOS-Elements mit einem Drain-Anschluss des MOS-Elements verbunden ist. Der mit dem Drain-Anschluss verbundene Source-Anschluss kann das mindestens eine MOS-Element veranlassen, ein kapazitives Verhalten zum Speichern elektrischer Energie zu zeigen. Ein erster Transistor kann mit dem mindestens einen MOS-Element verbunden sein, wobei eine Aktivierung des ersten Transistors einen Schreibvorgang in die Speicherzelle ermöglichen kann. Ein zweiter Transistor kann mit dem mindestens einen MOS-Element verbunden sein, wobei eine Aktivierung des zweiten Transistors einen Lesevorgang aus der Speicherzelle ermöglichen kann.

公开(公告)号：DE112018001288T5

公开(公告)日：2020-01-02

申请号：DE112018001288

申请日：2018-05-14

Applicant: IBM

Inventor： JOSHI RAJIV ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H02M3/158

Abstract: Offenbart werden Schaltungen und Verfahren zum Bereitstellen einer Versorgungsspannung für einen dynamischen internen Stromversorgungsknoten einer Gruppe von weiteren Schaltungen. Eine Schaltung enthält einen ersten Transistor und einen zweiten Transistor von unterschiedlichen Kanaltypen, die zu einer statischen Stromversorgung parallel geschaltet sind, die eine konstante Stromversorgungsspannung liefert. Die Schaltung enthält ferner einen magnetischen Induktor mit einem ersten Anschluss, der mit einem gemeinsamen Knoten zwischen dem ersten Transistor und dem zweiten Transistor verbunden ist, und einem zweiten Anschluss, der mit dem dynamischen internen Stromversorgungsknoten verbunden ist, um für den dynamischen internen Stromversorgungsknoten eine erhöhte Spannung mit einer Stärke zu liefern, die größer als eine Stärke der konstanten Stromversorgungsspannung ist, indem sie mit mindestens einer Kapazität in Resonanz befindlich ist, die mit dem dynamischen internen Stromversorgungsknoten gekoppelt ist.

公开(公告)号：AU2021268448A1

公开(公告)日：2022-09-22

申请号：AU2021268448

申请日：2021-04-16

Applicant: IBM

Inventor： CHAKRABORTY SUDIPTO ,  JOSHI RAJIV

IPC: G06N10/00

Abstract: A quantum processing system includes a first set of control electronics operating at a first temperature. A second set of control electronics is communicatively coupled to the first set of control electronics and operating at a second controlled temperature that is lower than the first temperature. The second set of control electronics includes one or more circuits configured to perform a write and a read operation to one or more qubits. There is a qubit array that includes the one or more qubits and operating at a third controlled temperature that is lower than the second temperature. The qubit array is controlled by the second set of control electronics.

公开(公告)号：DE112020005221T5

公开(公告)日：2022-09-01

申请号：DE112020005221

申请日：2020-11-18

Applicant: IBM

Inventor： HOLMES STEVEN ,  DORIS BRUCE ,  GOTTWALD MATTHIAS GEORG ,  JOSHI RAJIV ,  CHAKRABORTY SUDIPTO

IPC: H01L39/22 ,  G06N10/00 ,  G11C11/44 ,  H01L39/02 ,  H01L39/24 ,  H01L43/02

Abstract: Eine Einheit zur Steuerung eines magnetischen Felds innerhalb eines Chips ist in der Nähe einer Josephson-Übergangs-Struktur (einer JJ-Struktur) ausgebildet. Die Einheit zur Steuerung eines magnetischen Felds innerhalb eines Chips weist Verdrahtungsstrukturen auf, die sich lateral benachbart zu der JJ-Struktur befinden. Bei einigen Ausführungsformen weist die Einheit zur Steuerung eines magnetischen Felds außerdem zusätzlich zu den Verdrahtungsstrukturen eine leitfähige Platte auf, die mit den Verdrahtungsstrukturen verbunden ist und die sich unterhalb der JJ-Struktur befindet. Die Verwendung eines elektrischen Stroms durch die Verdrahtungsstrukturen hindurch induziert entweder direkt oder indirekt ein magnetisches Feld in der JJ-Struktur. Die Stärke des Felds kann durch die Strommenge moduliert werden, die durch die Verdrahtungsstrukturen hindurch fließt. Das magnetische Feld kann bei Bedarf ausgeschaltet werden, indem das Zulassen, dass ein Strom durch die Verdrahtungsstrukturen hindurch fließt, beendet wird.

公开(公告)号：AU2020399273A1

公开(公告)日：2022-05-26

申请号：AU2020399273

申请日：2020-11-20

Applicant: IBM

Inventor： JOSHI RAJIV ,  CHAKRABORTY SUDIPTO

IPC: G06N3/063

Abstract: A structure of a memory device is described. The structure can include an array of memory cells. A memory cell can include at least one metal-oxide-semiconductor (MOS) element, where a source terminal of the at least one MOS element is connected to a drain terminal of the MOS element. The source terminal being connected to the drain terminal can cause the at least one MOS element to exhibit capacitive behavior for storing electrical energy. A first transistor can be connected to the at least one MOS element, where an activation of the first transistor can facilitate a write operation to the memory cell. A second transistor can be connected to the at least one MOS element, where an activation of the second transistor can facilitate a read operation from the memory cell.

公开(公告)号：DE112018001833T5

公开(公告)日：2019-12-19

申请号：DE112018001833

申请日：2018-05-31

Applicant: IBM

Inventor： JOSHI RAJIV ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H03K5/00

Abstract: Es werden Halbleitereinheiten und Verfahren in Bezug auf die Halbleitereinheiten bereitgestellt. Eine Halbleitereinheit beinhaltet einen Resonanz-Taktschaltkreis. Die Halbleitereinheit beinhaltet des Weiteren einen Induktor. Die Halbleitereinheit beinhaltet außerdem eine magnetische Schicht, die aus einem magnetischen Material gebildet ist, das zwischen einem Bereich des Resonanz-Taktschaltkreises und dem Induktor angeordnet ist. Taktsignale des Resonanz-Taktschaltkreises werden von der magnetischen Schicht genutzt.