公开(公告)号：DE112018001814T5

公开(公告)日：2019-12-12

申请号：DE112018001814

申请日：2018-06-07

Applicant: IBM

Inventor： BAO RUQIANG ,  LEE CHOONGHYUN ,  MOCHIZUKI SHOGO ,  YEUNG CHUN WING

IPC: H01L27/04

Abstract: Ein Verfahren zum Ausbilden von mehreren Vertikaltransport-Finnen-Feldeffekttransistoren (VT-FinFETs) mit unterschiedlichen Kanallängen, das ein Ausbilden einer vertikalen Finne auf einem ersten Bereich eines Substrats und einer vertikalen Finne auf einem zweiten Bereich des Substrats, Ausbilden eines Abdeckblocks auf der vertikalen Finne auf dem zweiten Bereich des Substrats, Ausbilden einer/eines ersten unten liegenden Source/Drain auf dem ersten Bereich des Substrats, wobei die/der erste unten liegende Source/Drain einen unteren Abschnitt der vertikalen Finne auf dem ersten Bereich bedeckt, Entfernen des Abdeckblocks und Ausbilden einer/eines zweiten unten liegenden Source/Drain in dem zweiten Bereich des Substrats beinhaltet, wobei sich die/der zweite unten liegende Source/Drain unterhalb der Fläche des Substrats befindet, wobei die/der zweite unten liegende Source/Drain einen unteren Abschnitt der vertikalen Finne auf dem zweiten Bereich nicht bedeckt.

公开(公告)号：DE112018006487B4

公开(公告)日：2021-11-18

申请号：DE112018006487

申请日：2018-12-14

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  MOCHIZUKI SHOGO ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L29/06 ,  H01L21/283 ,  H01L21/314 ,  H01L21/336

Abstract: Verfahren zur Bildung einer Halbleitereinheit, wobei das Verfahren aufweist:Bilden eines Fin auf einem Substrat;Bilden von Source-/Drain-Bereichen, die auf dem Substrat auf gegenüberliegenden Seiten des Fin angeordnet werden;Abscheiden einer ersten Siliciumgermanium-Schicht auf den Source-/Drain-Bereichen;Abscheiden einer Germanium enthaltenden Schicht auf dem Fin und der ersten Siliciumgermanium-Schicht;Tempern, um die erste Siliciumgermanium-Schicht mit der Germanium enthaltenden Schicht chemisch zu reagieren und eine Siliciumoxid-Schicht zu bilden, die auf einer zweiten Siliciumgermanium-Schicht mit einem im Vergleich zu der ersten Siliciumgermanium-Schicht erhöhten Germanium-Gehalt angeordnet ist; undDurchführen eines Nitrierungs-Prozesses, um einen Stickstoff-Gehalt der Siliciumoxid-Schicht zu erhöhen und einen unteren Abstandshalter zu bilden.

公开(公告)号：DE112018006487T5

公开(公告)日：2020-11-05

申请号：DE112018006487

申请日：2018-12-14

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  MOCHIZUKI SHOGO ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L29/06

Abstract: Ein Verfahren zur Herstellung einer Halbleitereinheit weist ein Bilden eines Fin auf einem Substrat auf. Source-/Drain-Bereiche werden auf dem Substrat auf gegenüberliegenden Seiten des Fin angeordnet. Das Verfahren weist ein Abscheiden einer Halbleiterschicht auf den Source-/Drain-Bereichen auf. Das Verfahren weist ein Abscheiden einer Germanium enthaltenden Schicht auf dem Fin und der Halbleiterschicht auf. Das Verfahren weist des Weiteren ein Anwenden eines Temperprozesses auf, der so konfiguriert ist, dass die Halbleiterschicht mit der Germanium enthaltenden Schicht chemisch reagiert und eine Siliciumoxid-Schicht gebildet wird.

公开(公告)号：DE112018000832B4

公开(公告)日：2021-05-06

申请号：DE112018000832

申请日：2018-04-19

Applicant: IBM

Inventor： MOCHIZUKI SHOGO ,  LEE CHOONGHYUN ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/41 ,  H01L29/78

Abstract: Verfahren (1700) zum Ausbilden einer Halbleitereinheit (100), wobei das Verfahren aufweist:Ausbilden (1702) eines mehrschichtigen, unten liegenden, dotierten Bereichs (500), der abwechselnde dotierte Schichten (502) und dotierte Opferschichten (504) aufweist, auf einem Substrat;Ausbilden (1704) eines oder mehrerer Hohlräume (1100) durch Entfernen von Abschnitten der dotierten Opferschichten; undAusbilden (1706) eines unten liegenden Kontakts (1200; 1300; 1400; 1500; 1600) über dem mehrschichtigen, unten liegenden, dotierten Bereich, wobei der unten liegende Kontakt einen oder mehrere leitfähige Flansche (1202; 1402; 1502; 1602) aufweist, die die Hohlräume füllen.

公开(公告)号：DE112018000832T5

公开(公告)日：2019-10-31

申请号：DE112018000832

申请日：2018-04-19

Applicant: IBM

Inventor： MOCHIZUKI SHOGO ,  LEE CHOONGHYUN ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen beziehen sich auf ein Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem verringerten Widerstand eines unten liegenden Kontakts. Ein mehrschichtiger, unten liegender, dotierter Bereich, der abwechselnde dotierte Schichten und dotierte Opferschichten aufweist, wird auf einem Substrat ausgebildet. Ein oder mehrere Hohlräume werden durch Entfernen von Abschnitten der dotierten Opferschichten ausgebildet. Ein unten liegender Kontakt wird über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Der unten liegende Kontakt beinhaltet einen oder mehrere leitfähige Flansche, die die Hohlräume füllen.

公开(公告)号：DE112017005474T5

公开(公告)日：2019-09-12

申请号：DE112017005474

申请日：2017-10-25

Applicant: IBM

Inventor： MOCHIZUKI SHOGO ,  JAGANNATHAN HEMANTH

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Epitaxiale Silicium-Abscheidung bei einer niedrigen Temperatur zur Bildung der oberen Source- oder Drain-Bereiche von VTFET-Strukturen. Die Verfahren beinhalten allgemein ein epitaxiales Aufwachsen einer Silicium-Schicht mit einem Dotierstoff bei einer Temperatur von weniger als 500 °C auf einer ersten Oberfläche und einer weiteren Oberfläche, um ein einkristallines Silicium auf der ersten Oberfläche und ein Polysilicium oder amorphes Silicium auf der weiteren Oberfläche zu bilden. Die epitaxial aufgewachsene Silicium-Schicht wird einem HCl und German enthaltenden Ätzmittel bei einer Temperatur von weniger als 500 °C über eine Zeitspanne hinweg ausgesetzt, die effektiv für ein selektives Entfernen des Polysiliciums/amorphen Siliciums auf der weiteren Oberfläche und für ein Bilden eines mit Germanium diffundierten Bereichs auf und in einer äußeren Oberfläche des einkristallinen Siliciums ist, das auf der ersten Oberfläche ausgebildet ist.