公开(公告)号：DE112018006487T5

公开(公告)日：2020-11-05

申请号：DE112018006487

申请日：2018-12-14

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  MOCHIZUKI SHOGO ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L29/06

Abstract: Ein Verfahren zur Herstellung einer Halbleitereinheit weist ein Bilden eines Fin auf einem Substrat auf. Source-/Drain-Bereiche werden auf dem Substrat auf gegenüberliegenden Seiten des Fin angeordnet. Das Verfahren weist ein Abscheiden einer Halbleiterschicht auf den Source-/Drain-Bereichen auf. Das Verfahren weist ein Abscheiden einer Germanium enthaltenden Schicht auf dem Fin und der Halbleiterschicht auf. Das Verfahren weist des Weiteren ein Anwenden eines Temperprozesses auf, der so konfiguriert ist, dass die Halbleiterschicht mit der Germanium enthaltenden Schicht chemisch reagiert und eine Siliciumoxid-Schicht gebildet wird.

公开(公告)号：DE112021006064B4

公开(公告)日：2024-12-12

申请号：DE112021006064

申请日：2021-10-25

Applicant: IBM

Inventor： ANDO TAKASHI ,  LEE CHOONGHYUN ,  ZHANG JINGYUN ,  REZNICEK ALEXANDER

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/06

Abstract: Halbleiterstruktur (100) mit einer asymmetrischen Schwellenspannung entlang eines Kanals (104/106, 104/108) eines Feldeffekttransistors mit vertikalem Transport, VTFET, wobei die Halbleiterstruktur (100) aufweist:einen ersten Satz von Fins (104/106), wobei jede des ersten Satzes von Fins eine Schicht (104) mit einem geringen Germaniumgehalt und eine Schicht (106) aus einem ersten Material aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt gebildet ist, wobei die Schicht (104) mit dem geringen Germaniumgehalt Siliziumgermanium, SiGe, mit einem Ge-Gehalt von ≤ 20% ist, und die Schicht (106) aus einem ersten Material aus Silizium oder kohlenstoffdotiertem Siliziummaterial ist;einen zweiten Satz von Fins (104/108), der benachbart zu dem ersten Satz von Fins ist, wobei jede des zweiten Satzes von Fins die Schicht (104) mit dem geringen Germaniumgehalt und eine Schicht (108) mit einem hohen Germaniumgehalt aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt für jede des zweiten Satzes von Fins gebildet ist, wobei die Schicht (108) mit einem hohen Germaniumgehalt aus SiGe mit einem Ge-Gehalt von ≥ 40% ist;ein erstes Metall-Gate (125) mit einem hohen κ, das über dem ersten Satz von Fins angeordnet ist;ein zweites Metall-Gate (126) mit einem hohen κ, das über dem zweiten Satz von Fins angeordnet ist,wobei die asymmetrische Schwellspannung entlang des jeweiligen Kanals bereitgestellt ist, indem ein VTFET in dem ersten Satz von Fins das erste Material als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird,und wobei ein VTFET in dem zweiten Satz von Fins die Schicht mit dem hohen Germaniumgehalt als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird.

公开(公告)号：DE112018006487B4

公开(公告)日：2021-11-18

申请号：DE112018006487

申请日：2018-12-14

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  MOCHIZUKI SHOGO ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L29/06 ,  H01L21/283 ,  H01L21/314 ,  H01L21/336

Abstract: Verfahren zur Bildung einer Halbleitereinheit, wobei das Verfahren aufweist:Bilden eines Fin auf einem Substrat;Bilden von Source-/Drain-Bereichen, die auf dem Substrat auf gegenüberliegenden Seiten des Fin angeordnet werden;Abscheiden einer ersten Siliciumgermanium-Schicht auf den Source-/Drain-Bereichen;Abscheiden einer Germanium enthaltenden Schicht auf dem Fin und der ersten Siliciumgermanium-Schicht;Tempern, um die erste Siliciumgermanium-Schicht mit der Germanium enthaltenden Schicht chemisch zu reagieren und eine Siliciumoxid-Schicht zu bilden, die auf einer zweiten Siliciumgermanium-Schicht mit einem im Vergleich zu der ersten Siliciumgermanium-Schicht erhöhten Germanium-Gehalt angeordnet ist; undDurchführen eines Nitrierungs-Prozesses, um einen Stickstoff-Gehalt der Siliciumoxid-Schicht zu erhöhen und einen unteren Abstandshalter zu bilden.

公开(公告)号：DE112020005385T5

公开(公告)日：2022-08-11

申请号：DE112020005385

申请日：2020-10-12

Applicant: IBM

Inventor： PARK CHANRO ,  KANGGUO CHENG ,  XIE RUILONG ,  LEE CHOONGHYUN

IPC: H01L27/24 ,  H01L21/28 ,  H01L21/31

Abstract: Eine Halbleiterstruktur, die eine vertikale resistive Speicherzelle enthält, und ein Herstellungsverfahren dafür. Das Verfahren enthält Bilden einer Opferschicht über einem Transistor-Drain-Kontakt; Bilden einer ersten dielektrischen Schicht über der Opferschicht; Bilden eines Zellenkontaktlochs durch die erste dielektrische Schicht; Bilden eines Zugangskontaktlochs durch die erste dielektrische Schicht und Freilegen der Opferschicht; Entfernen der Opferschicht, um einen Hohlraum zu bilden, der eine untere Öffnung des Zellenkontaktlochs und eine untere Öffnung des Zugangskontaktlochs verbindet; durch Atomlagenabscheidung in dem Zellenkontaktloch Bilden einer zweiten dielektrischen Schicht, die einen Saum enthält; Bilden einer unteren Elektrode innerhalb des Hohlraums und in Kontakt mit dem Drain-Kontakt, der zweiten dielektrischen Schicht und dem Saum; und Bilden einer oberen Elektrode über der ersten dielektrischen Schicht und in Kontakt mit der zweiten dielektrischen Schicht und dem Saum.

公开(公告)号：DE102021130399A1

公开(公告)日：2022-06-23

申请号：DE102021130399

申请日：2021-11-22

Applicant: IBM

Inventor： ZHANG JINGYUN ,  ANDO TAKASHI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/423

Abstract: Eine Halbleiterstruktur, umfassend Nanosheet-Stapel auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials aufweist, und eine kristallisierte Gate-Dielektrikumsschicht, welche die Halbleiterkanalschichten einer ersten Teilgruppe der Nanosheet-Stapel umgibt, eine Dipolschicht oben auf dem kristallisierten Gate-Dielektrikum und die Schichten des Halbleiterkanalmaterials der ersten Teilgruppe der Nanosheet-Stapel umgebend und ein durch ein diffundiertes Dipolmaterial modifiziertes Gate-Dielektrikum, welches die Halbleiterkanalschichten einer zweiten Teilgruppe der Nanosheet-Stapel umgibt. Ein Verfahren, umfassend Bilden von Nanosheet-Stapeln auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials umfasst, Entfernen der Opfer-Halbleitermaterialschichten der Gruppe von Nanosheet-Stapeln, Bilden eines Gate-Dielektrikums, welches die Halbleiterkanalschichten der Nanosheet-Stapel umgibt, und Kristallisieren des Gate-Dielektrikums einer Teilgruppe der Nanosheet-Stapel.

公开(公告)号：DE112018004626T5

公开(公告)日：2020-07-16

申请号：DE112018004626

申请日：2018-10-16

Applicant: IBM

Inventor： CHENG KANGGUO ,  LI JUNTAO ,  LEE CHOONGHYUN ,  XU PENG

IPC: H01L27/092 ,  H01L21/336

Abstract: Halbleitereinheiten und Verfahren zur Herstellung davon weisen ein Strukturieren eines Schichtstapels auf, der Kanalschichten, erste Opferschichten zwischen den Kanalschichten und zweite Opferschichten zwischen den Kanalschichten und den ersten Opferschichten aufweist, um einen oder mehrere Einheiten-Bereiche zu bilden. Die ersten Opferschichten werden aus einem Material gebildet, das eine gleiche Gitterkonstante wie ein Material der ersten Opferschichten aufweist, und die zweiten Opferschichten werden aus einem Material gebildet, das eine Gitterfehlpassung mit dem Material der ersten Opferschichten aufweist. Source- und Drainbereiche werden an Seitenwänden der Kanalschichten in dem einen oder den mehreren Einheiten-Bereichen gebildet. Die ersten und die zweiten Opferschichten werden weggeätzt, um die Kanalschichten an den Source- und Drainbereichen aufgehängt zurückzulassen. Ein Gatestapel wird auf den Kanalschichten abgeschieden.

公开(公告)号：DE112018002294T5

公开(公告)日：2020-02-13

申请号：DE112018002294

申请日：2018-04-13

Applicant: IBM

Inventor： BAO RUQIANG ,  LEE CHOONGHYUN ,  XU ZHENG ,  BI ZHENXING

IPC: H01L21/336

Abstract: Halbleitereinheiten und Verfahren zur Bildung davon weisen ein Bilden vertikaler Halbleiterkanäle auf einer unteren Source/Drain-Schicht in einem Bereich eines ersten Typs und einem Bereich eines zweiten Typs auf. Eine Gate-Dielektrikumschicht wird auf Seitenwänden der vertikalen Halbleiterkanäle gebildet. Eine Austrittsarbeitsschicht eines ersten Typs wird in dem Bereich eines ersten Typs gebildet. Eine Austrittsarbeitsschicht eines zweiten Typs wird sowohl in dem Bereich eines ersten Typs als auch in dem Bereich eines zweiten Typs gebildet. Eine Dickenausgleichsschicht wird in dem Bereich eines zweiten Typs gebildet, so dass ein Schichtstapel in dem Bereich eines ersten Typs eine gleiche Dicke wie ein Schichtstapel in dem Bereich eines zweiten Typs aufweist. Auf einem oberen Teil der vertikalen Kanäle werden obere Source/Drain-Bereiche gebildet.

公开(公告)号：DE112021005954B4

公开(公告)日：2024-11-28

申请号：DE112021005954

申请日：2021-10-28

Applicant: IBM

Inventor： XIE RUILONG ,  WANG JUNLI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

IPC: H01L23/535 ,  H01L21/336 ,  H01L21/768 ,  H01L29/165 ,  H01L29/78

Abstract: Halbleiterstruktur (200), aufweisend:eine vergrabene Stromversorgungsschiene (130) unter einer unteren Source-Drain (116) eines vertikalen Transistors;eine dielektrische Doppelschicht (124, 128) unter der unteren Source-Drain, wobei die dielektrische Doppelschicht (124, 128) zwischen der vergrabenen Stromversorgungsschiene (130) und der unteren Source-Drain (116) angeordnet ist;eine Silicium-Germanium-Doppelschicht (104, 106) unter der unteren Source-Drain (116), wobei die Silicium-Germanium-Doppelschicht (104, 106) zu der vergrabenen Stromversorgungsschiene (130) benachbart ist; undeinen Vergrabene-Stromversorgungsschiene-Kontakt, wobei der Vergrabene-Stromversorgungsschiene-Kontakt die untere Source-Drain (116) mit der vergrabenen Stromversorgungsschiene (130) verbindet.

公开(公告)号：AU2021281966A1

公开(公告)日：2022-10-27

申请号：AU2021281966

申请日：2021-04-29

Applicant: IBM

Inventor： MANISCALCO JOSEPH F ,  VAN DER STRATEN OSCAR ,  MOTOYAMA KOICHI ,  LEE CHOONGHYUN ,  KIM SEYOUNG

IPC: H01L45/00 ,  H01L27/24

Abstract: Provided are method of fabricating a dual damascene crossbar array. The method includes forming a bottom electrode layer on a substrate and forming a first memory device on the bottom electrode layer. The method also includes forming a dual damascene structure on the first memory device, wherein the dual damascene structure includes a top electrode layer and a first via, wherein the first via is formed between the first memory device and the top electrode layer. Also provided are embodiments for the dual damascene crossbar and embodiments for disabling memory devices of the dual damascene crossbar array.

公开(公告)号：DE112018000832B4

公开(公告)日：2021-05-06

申请号：DE112018000832

申请日：2018-04-19

Applicant: IBM

Inventor： MOCHIZUKI SHOGO ,  LEE CHOONGHYUN ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/41 ,  H01L29/78

Abstract: Verfahren (1700) zum Ausbilden einer Halbleitereinheit (100), wobei das Verfahren aufweist:Ausbilden (1702) eines mehrschichtigen, unten liegenden, dotierten Bereichs (500), der abwechselnde dotierte Schichten (502) und dotierte Opferschichten (504) aufweist, auf einem Substrat;Ausbilden (1704) eines oder mehrerer Hohlräume (1100) durch Entfernen von Abschnitten der dotierten Opferschichten; undAusbilden (1706) eines unten liegenden Kontakts (1200; 1300; 1400; 1500; 1600) über dem mehrschichtigen, unten liegenden, dotierten Bereich, wobei der unten liegende Kontakt einen oder mehrere leitfähige Flansche (1202; 1402; 1502; 1602) aufweist, die die Hohlräume füllen.