公开(公告)号：DE112023001557T5

公开(公告)日：2025-01-30

申请号：DE112023001557

申请日：2023-03-10

Applicant: IBM

Inventor： WOLPERT DAVID ,  SIGAL LEON ,  HOOK TERENCE

IPC: H10D89/60 ,  H01L23/528 ,  H10D84/85 ,  H10D89/10

Abstract: Vorrichtung zum Vermindern von Latch-ups innerhalb von Halbleitereinheiten. Eine Halbleitereinheit enthält einen ersten Leiter, einen zweiten Leiter und einen ersten Gate-Leiter. Der erste Leiter erstreckt sich in eine erste Richtung, empfängt ein erstes Stromversorgungssignal und ist mit einer ersten Elektrode verbunden. Der zweite Leiter erstreckt sich in die erste Richtung, empfängt ein von dem ersten Stromversorgungssignal verschiedenes zweites Stromversorgungssignal und ist mit einer zweiten Elektrode verbunden. Der erste Leiter ist in einer Draufsicht in einer zweiten Richtung senkrecht zu der ersten Richtung von dem zweiten Leiter so versetzt, dass eine Ausbildung von parasitären Einheiten innerhalb der Halbleitereinheit, die den ersten Leiter elektrisch mit dem zweiten Leiter verbinden, vermindert wird. Der erste Gate-Leiter ist angrenzend an den ersten Leiter und den zweiten Leiter angeordnet, ist auf der ersten Elektrode und der zweiten Elektrode angeordnet und empfängt ein Eingangssignal.