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公开(公告)号：WO2007071606A3
公开(公告)日：2007-08-09
申请号：PCT/EP2006069672
申请日：2006-12-13
Applicant: IBM , IBM UK , ARIMILLI RAVI , GOVINDARAJU RAMA , HOCHSCHILD PETER , MEALEY BRUCE , SHARMA SATYA , SINHAROY BALARAM
Inventor： ARIMILLI RAVI , GOVINDARAJU RAMA , HOCHSCHILD PETER , MEALEY BRUCE , SHARMA SATYA , SINHAROY BALARAM
CPC classification number: G06F9/30032 , G06F9/3004 , G06F9/30087 , G06F9/383 , G06F9/3834 , G06F12/0862 , G06F12/0888 , G06F12/0897 , G06F2212/6028
Abstract: A system, method, and a computer readable for inserting data into a cache memory based on information in a semi-synchronous memory copy instruction are disclosed. The method comprises determining a start of a semi-synchronous memory copy operation. The semi-synchronous memory copy operation is checked for a given value in at least one cache injection bit. In response to the given value in the cache injection bit, a predefined number of lines of destination data is copied into at least one level of cache memory.
Abstract translation: 公开了用于基于半同步存储器复制指令中的信息将数据插入高速缓冲存储器的系统，方法和计算机。 该方法包括确定半同步存储器复制操作的开始。 在至少一个高速缓存注入位中检查半同步存储器复制操作的给定值。 响应于高速缓存注入位中的给定值，将预定义数量的目标数据行复制到至少一个高速缓存存储器中。
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公开(公告)号：DE112018004004B4
公开(公告)日：2025-01-30
申请号：DE112018004004
申请日：2018-10-03
Applicant: IBM
Inventor： SINHAROY BALARAM , LLOYD BRYAN , GONZALES CHRISTOPHER
Abstract: Verarbeitungseinheit zum Ausführen einer oder mehrerer Anweisungen, wobei die Verarbeitungseinheit aufweist:eine Lade-Speicher-Einheit (LSU), die dazu ausgebildet ist, eine Mehrzahl von Anweisungen in einem Out-of-Order(OoO)-Fenster mithilfe mehrerer LSU-Pipes auszuführen durch:Auswählen einer Anweisung aus dem OoO-Fenster, wobei die Anweisung eine erste effektive Adresse verwendet; undin Reaktion darauf, dass es sich bei der Anweisung um eine Ladeanweisung handelt:in Reaktion darauf, dass die Verarbeitungseinheit in einem Einzel-Thread-Modus arbeitet, Erstellen eines Eintrags in einer ersten Unterteilung einer Ladeneuordnungs-Warteschlange auf Grundlage dessen, dass die Anweisung in einer ersten Lade-Pipe ausgegeben wird, und Erstellen des Eintrags in einer zweiten Unterteilung der Ladeneuordnungs-Warteschlange auf Grundlage dessen, dass die Anweisung in einer zweiten Lade-Pipe ausgegeben wird; undin Reaktion darauf, dass die Verarbeitungseinheit in einem Multi-Thread-Modus arbeitet, in dem mehrere Threads gleichzeitig verarbeitet werden, Erstellen des Eintrags in einem ersten vorgegebenen Abschnitt der ersten Unterteilung der Ladeneuordnungs-Warteschlange auf Grundlage dessen, dass die Anweisung in der ersten Lade-Pipe und durch einen ersten Thread der Verarbeitungseinheit ausgegeben wird,wobei die LSU ausgebildet ist zu einem:Erzeugen einer realen Adresse auf der Grundlage der ersten effektiven Adresse in der Anweisung;in Reaktion auf das Erkennen, dass eine Effektiv-Real-Tabelle (ERT) keinen Eintrag für die reale Adresse enthält, Einfügen eines Eintrags in die ERT, der die reale Adresse und mindestens einen Teil der ersten effektiven Adresse umfasst, wobei zum Zeitpunkt der Ausführung der Anweisung auf die reale Adresse aus dem Eintrag in der ERT zugegriffen wird;in Reaktion auf das Erkennen, dass die ERT bereits einen Eintrag für die reale Adresse mit einer zweiten effektiven Adresse enthält: in Reaktion darauf, dass eine der ersten effektiven Adresse zugeordnete Seitengröße größer ist als eine der zweiten effektiven Adresse zugeordnete Seitengröße, Entfernen des Eintrags für die reale Adresse mit der zweiten effektiven Adresse und Einfügen eines neuen Eintrags in die ERT für die erste effektive Adresse, andernfalls Einfügen eines Eintrags in eine Synonymerkennungstabelle (SDT), die das Auflösen von Fällen erleichtert, in denen zwei oder mehr verschiedene effektive Adressen derselben realen Adresse zugeordnet sind, wobei der Eintrag in der SDT eine Kennung des Eintrags in der ERT und den mindestens einen Teil der ersten effektiven Adresse enthält.
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公开(公告)号：CA2518468A1
公开(公告)日：2004-11-04
申请号：CA2518468
申请日：2004-04-14
Applicant: IBM
Inventor： KALLA RONALD NICK , LEITNER LARRY SCOTT , FLOYD MICHAEL STEPHEN , ARMSTRONG WILLIAM JOSEPH , SINHAROY BALARAM
Abstract: An accounting method and logic for determining per-thread processor resource utilization in a simultaneous multi-threaded (SMT) processor provides a mechanism for accounting for processor resource usage by programs and thread s within programs. Relative resource use is determined by detecting instructio n dispatches for multiple threads active within the processor, which may inclu de idle threads that are still occupying processor resources. If instructions a re dispatched for all threads or no threads, the processor cycle is accounted equally to all threads. Alternatively if no threads are in a dispatch state, the accounting may be made using a prior state, or in conformity with ratios of the threads' priority levels. If only one thread is dispatching, that thread is accounted the entire processor cycle. If multiple threads are dispatching, but less than all threads are dispatching (in processors supporting more than two threads), the processor cycle is billed evenly acro ss the dispatching threads. Multiple dispatches may be detected for the threads and a fractional resource usage determined for each thread and the counters may be updated in accordance with their fractional usage.
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公开(公告)号：ES2286630T3
公开(公告)日：2007-12-01
申请号：ES04727310
申请日：2004-04-14
Applicant: IBM
Inventor： ARMSTRONG WILLIAM JOSEPH , FLOYD MICHAEL STEPHEN , LEITNER LARRY SCOTT , KALLA RONALD NICK , SINHAROY BALARAM
Abstract: Un método para contabilizar el tiempo de uso de un procesador que da soporte a la ejecución concurrente de una pluralidad de hilos de hardware y que tiene una pluralidad de recursos usados por dicha pluralidad de hilos de hardware, comprendiendo el método: en cada ciclo de reloj de procesador, determinar el uso relativo de recursos en base a si cada hilo de hardware está o no en un estado particular de ciclo de procesador; y en respuesta a dicha determinación, actualizar una pluralidad de cuentas de uso de recursos de procesador, cada una de ellas asociada a un hilo particular de los hilos de hardware en conformidad con dicho uso relativo de recursos, caracterizado porque dicha actualización se realiza por igual en cada una de dicha pluralidad de dichas cuentas de uso de recursos de procesador en respuesta a la determinación de que ninguno de dicha pluralidad de hilos de hardware se encuentra en dicho estado particular de ciclo.
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公开(公告)号：GB2363873B
公开(公告)日：2004-01-21
申请号：GB0026320
申请日：2000-10-27
Applicant: IBM
Inventor： SINHAROY BALARAM
Abstract: A superscalar processor and method are disclosed for improving the accuracy of predictions of a destination of a branch instruction utilizing a cache. The cache is established including multiple entries. Each of multiple branch instructions are associated with one of the entries of the cache. One of the entries of the cache includes a stored predicted destination for the branch instruction associated with this entry of the cache. The predicted destination is a destination the branch instruction is of predicted to branch to upon execution of the branch instruction. The stored predicted destination is updated in the one of the entries of the cache only in response to two consecutive mispredictions of the destination of the branch instruction, wherein the two consecutive mispredictions were made utilizing the one of the entries of the cache.
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Patent Agency Ranking6.发明专利
公开(公告)号：DE112018004004T5
公开(公告)日：2020-04-16
申请号：DE112018004004
申请日：2018-10-03
Applicant: IBM
Inventor： SINHAROY BALARAM , LLOYD BRYAN , GONZALES CHRISTOPHER
IPC: G06F9/00
Abstract: Technische Lösungen werden für eine Lade-Speicher-Einheit (LSU) beschrieben, die eine Mehrzahl von Anweisungen in einem Out-of-Order(OoO)-Fenster mithilfe mehrerer LSU-Pipes ausführt. Die Ausführung enthält ein Auswählen einer Anweisung aus dem OoO-Fenster, wobei die Anweisung eine effektive Adresse verwendet; und wenn es sich bei der Anweisung um eine Ladeanweisung handelt: und wenn die Verarbeitungseinheit in einem Einzel-Thread-Modus arbeitet, Erstellen eines Eintrags in einer ersten Unterteilung einer Ladeneuordnungs-Warteschlange (LRQ), wenn die Anweisung in einer ersten Lade-Pipe ausgegeben wird, und Erstellen des Eintrags in einer zweiten Unterteilung der LRQ, wenn die Anweisung in einer zweiten Lade-Pipe ausgegeben wird. Wenn die Verarbeitungseinheit des Weiteren in einem Multi-Thread-Modus arbeitet, Erstellen des Eintrags in einem ersten vorgegebenen Abschnitt der ersten Unterteilung der LRQ, wenn die Anweisung in der ersten Lade-Pipe und durch einen ersten Thread der Verarbeitungseinheit ausgegeben wird.
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公开(公告)号：CA2518468C
公开(公告)日：2008-09-30
申请号：CA2518468
申请日：2004-04-14
Applicant: IBM
Inventor： KALLA RONALD NICK , LEITNER LARRY SCOTT , FLOYD MICHAEL STEPHEN , ARMSTRONG WILLIAM JOSEPH , SINHAROY BALARAM
Abstract: An accounting method and logic for determining per-thread processor resource utilization in a simultaneous multi-threaded (SMT) processor provides a mechanism for accounting for processor resource usage by programs and thread s within programs. Relative resource use is determined by detecting instructio n dispatches for multiple threads active within the processor, which may inclu de idle threads that are still occupying processor resources. If instructions a re dispatched for all threads or no threads, the processor cycle is accounted equally to all threads. Alternatively if no threads are in a dispatch state, the accounting may be made using a prior state, or in conformity with ratios of the threads' priority levels. If only one thread is dispatching, that thread is accounted the entire processor cycle. If multiple threads are dispatching, but less than all threads are dispatching (in processors supporting more than two threads), the processor cycle is billed evenly acro ss the dispatching threads. Multiple dispatches may be detected for the threads and a fractional resource usage determined for each thread and the counters may be updated in accordance with their fractional usage.
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公开(公告)号：DE602004006858T2
公开(公告)日：2008-02-14
申请号：DE602004006858
申请日：2004-04-14
Applicant: IBM
Inventor： ARMSTRONG WILLIAM JOSEPH , FLOYD MICHAEL STEPHEN , LEITNER LARRY SCOTT , KALLA RONALD NICK , SINHAROY BALARAM
Abstract: Processor time accounting is enhanced by per-thread internal resource usage counter circuits that account for usage of processor core resources to the threads that use them. Relative resource use can be determined by detecting events such as instruction dispatches for multiple threads active within the processor, which may include idle threads that are still occupying processor resources. The values of the resource usage counters are used periodically to determine relative usage of the processor core by the multiple threads. If all of the events are for a single thread during a given period, the processor time is allocated to the single thread. If no events occur in the given period, then the processor time can be equally allocated among threads. If multiple threads are generating events, a fractional resource usage can be determined for each thread and the counters may be updated in accordance with their fractional usage.
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公开(公告)号：DE112018006127B4
公开(公告)日：2022-09-29
申请号：DE112018006127
申请日：2018-11-09
Applicant: IBM
Inventor： SILBERMAN JOEL , SINHAROY BALARAM
Abstract: Auf einem Computer implementiertes Verfahren, das aufweist:Erkennen in einer Anweisungssequenzbildungseinheit (ISU) eines Out-of-Order(OoO)-Prozessors, dass sämtliche Anweisungen in einer ersten Gruppe von momentan ausgeführten Anweisungen einen Status beendet aufweisen, wobei die erste Gruppe einem Eintrag in einer globalen Abschlusstabelle (GCT) zugehörig ist, die eine Zuteilungsreihenfolge und einen Status von Gruppen von momentan ausgeführten Anweisungen verfolgt; wobei die Zuteilungsreihenfolge angibt, dass es sich bei der ersten Gruppe von momentan ausgeführten Anweisungen um die älteste der GCT zugehörige Gruppe handelt;Ermitteln, dass es sich bei dem Eintrag in der GCT um einen zusammengefügten Eintrag handelt, der sowohl der ersten Gruppe von momentan ausgeführten Anweisungen als auch einer zweiten Gruppe von momentan ausgeführten Anweisungen zugehörig ist, die unmittelbar im Anschluss an die erste Gruppe von momentan ausgeführten Anweisungen zugeteilt worden ist, wobei die zweite Gruppe der momentan ausgeführten Anweisungen vor dem Zusammenführen der ersten Gruppe von momentan ausgeführten Anweisungen und der zweiten Gruppe von momentan ausgeführten Anweisungen einen eigenen Eintrag in der GCT hatte, wobei jeder GCT-Eintrag ein erstes Gruppenkennzeichen (GTAG = Group Tag) aufweist von dem ausgehend bei jedem Leeren alle jüngeren GTAGs eliminiert werden, und wobei der zweite GCT-Eintrag ein zweites Gruppenkennzeichen (GTAG = Group Tag) aufweist, von dem beim Abschließen einer Gruppe von Anweisungen ältere GTAGs festgeschrieben werden, und;Abschließen der ersten Gruppe von momentan ausgeführten Anweisungen und der zweiten Gruppe von momentan ausgeführten Anweisungen in einem einzigen Prozessorzyklus, wobei das Abschließen zumindest zum Teil auf einem Erkennen beruht, dass sämtliche Anweisungen des zusammengefügten Eintrags den Status beendet aufweisen, wobei das Abschließen ein Anfordern einer Freigabe von Ressourcen aufweist, die sowohl durch die erste als auch durch die zweite Gruppe von momentan ausgeführten Anweisungen genutzt wurden,wobei Felder jedes GCT-Eintrages zur Anzahl von Lade- und Speicheroperationen nach dem Zusammenführen eine Summe der entsprechenden Einträge vor dem Zusammenführen aufweisen, undwobei beim Festschreiben einer zusammengeführten Gruppe ausgehend vom ältesten GTAG alle Einträge in der zugehörigen GCT bis zu dem in dem zusammengeführten GCT-Eintrag angegebenen Abgeschlossen-Eintrag (Cmpl) festgeschrieben werden, undwobei das Abschließen ein Aktualisieren von Abschlussdaten bei dem entsprechenden GCT-Eintrag aufweist, wobei die Abschussdaten mindestens eines ausgewählt aus der nachfolgenden Gruppe aufweisen:eine Gesamtanzahl von Anweisungen in beiden Gruppen von Anweisungen,eine Gesamtanzahl von Ladevorgängen in beiden Gruppen von Anweisungen,eine Gesamtzahl von Speichervorgängen in beiden Gruppen von Anweisungen, unddas/die GTAG(s) für die zusammengefügte Gruppe.
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公开(公告)号：DE112018004006T5
公开(公告)日：2020-04-16
申请号：DE112018004006
申请日：2018-10-03
Applicant: IBM
Inventor： SINHAROY BALARAM , LLOYD BRYAN
IPC: G06F12/00
Abstract: Technische Lösungen zum Ausgeben einer Mehrzahl von Anweisungen aus einem Out-of-Order(OoO)-Fenster durch eine Lade-Speicher-Einheit (LSU) werden beschrieben. Das Ausgeben enthält in Reaktion auf ein Ermitteln, dass eine erste effektive Adresse durch eine erste Anweisung verwendet wird, wobei die erste effektive Adresse einer ersten realen Adresse entspricht, ein Erstellen eines Eintrags einer Effektiv-Real-Tabelle (ERT) in einer ERT, wobei der ERT-Eintrag die erste effektive Adresse der ersten realen Adresse zuordnet. Des Weiteren enthält die Ausführung in Reaktion auf ein Ermitteln eines Synonyms einer effektiven Adresse, das durch eine zweite Anweisung verwendet wird, wobei es sich bei dem Synonym der effektiven Adresse um eine zweite effektive Adresse handelt, die auch der ersten realen Adresse entspricht: ein Erstellen eines Eintrags einer Synonymerkennungstabelle (SDT) in einer SDT, wobei der SDT-Eintrag die zweite effektive Adresse dem ERT-Eintrag zuordnet, und ein Neustarten der zweiten Anweisung durch Ersetzen der zweiten effektiven Adresse in der zweiten Anweisung durch die erste effektive Adresse.
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