公开(公告)号：DE112014003226T5

公开(公告)日：2016-04-28

申请号：DE112014003226

申请日：2014-07-01

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: G06F12/08 ,  G06F12/0875

Abstract: Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Umsetzen einer Datenstruktur mit dynamischem Array (225, 325) in einer Cachespeicher-Zeile (211, 311) in einem Speichersystem (128), das einen Speicher (208) und eine Steuereinheit (206) enthält. Das Verfahren weist auf: in dem Speicher (206) Einrichten der Cachespeicher-Zeile (211, 311) als eine Cachespeicher-Zeile, die ein Feld Metadaten (213, 313) und ein Feld Elemente (215, 315) aufweist, wobei das Feld Metadaten (213, 313) Metadaten der Datenstruktur mit dynamischem Array (225, 325) aufweist und das Feld Elemente (215, 315) einen Wert jedes Elements der Datenstruktur mit dynamischem Array aufweist; durch die Steuereinheit (206) Empfangen einer Anforderung (210) für eine Operation an der Datenstruktur mit dynamischem Array (225, 325), wobei die Anforderung eine Speicherstelle der Cachespeicher-Zeile (211, 311) in dem Speicher (208) und Informationen angibt, die die Anforderung (210) spezifizieren; durch die Steuereinheit (206) Kennzeichnen einer oder mehrerer Aktionen an der Datenstruktur mit dynamischem Array (225, 325) für die Operation unter Verwendung der Informationen, wobei die eine oder die mehreren Aktionen in der Steuereinheit (206) codiert werden; und in Reaktion auf ein Empfangen der Anforderung Ausführen der Anforderung durch Ausführen der einen oder mehreren Aktionen.

公开(公告)号：DE112014003212T5

公开(公告)日：2016-04-28

申请号：DE112014003212

申请日：2014-07-01

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: G06F12/08 ,  G06F12/0806 ,  G06F12/0895

Abstract: Die vorliegende Erfindung betrifft ein Verfahren zum Implementieren einer Bitmatrix (318) in einer Cachespeicherzeile (211) eines Speichersystems (128), das einen Arbeitsspeicher (208) und eine Steuereinheit (206) enthält, wobei das Verfahren ein Konfigurieren der Bitmatrix (318) in der Cachespeicherzeile (211) aufweist und die Bitmatrix (318) eine Anordnung von Bits aufweist, wobei das Konfigurieren ferner ein Definieren eines Wertes für jedes Bit in der Bitmatrix, ein Empfangen einer Anforderung (210) durch die Steuereinheit (206) für eine Operation an der Bitmatrix aufweist, wobei die Anforderung einen Speicherplatz der Cachespeicherzeile (211) in dem Arbeitsspeicher (208) und Informationen zum Beschreiben der Anforderung angibt; Bestimmen einer oder mehrerer Aktionen an der Bitmatrix (318) durch die Steuereinheit (206) unter Verwendung der Daten, wobei die eine oder die mehreren Aktionen in der Steuereinheit (206) codiert sind; und als Reaktion auf das Empfangen der Anforderung ein Ausführen der Anforderung durch Ausführen der einen oder der mehreren codierten Aktionen beinhaltet.

公开(公告)号：DE112019000629T5

公开(公告)日：2020-10-29

申请号：DE112019000629

申请日：2019-03-27

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: G06F12/0817 ,  G06F12/0831 ,  G06F12/084

Abstract: Die Erfindung betrifft ein Verfahren zum Koordinieren eine Ausführung einer Anweisungsabfolge durch eine Prozessoreinheit eines kohärenten, gemeinsam genutzten Arbeitsspeichersystems. Eine Anweisung wird ausgeführt und veranlasst die Prozessoreinheit, eine Kopie einer Arbeitsspeicherzeile in einen Prozessorcache zu füllen. Die Arbeitsspeicherzeile wird durch die Prozessoreinheit markiert, nachdem erste Markierungsinformationen erkannt wurden, die anzeigen, dass Weitergabe von Arbeitsspeicherkohärenz über das gemeinsam genutzte Arbeitsspeichersystem hinweg in Bezug auf die Arbeitsspeicherzeile unbestätigt ist. Die Markierung der markierten Arbeitsspeicherzeile wird durch die Prozessoreinheit entfernt, nachdem zweite Markierungsinformationen erkannt wurden, die anzeigen, dass die Weitergabe von Arbeitsspeicherkohärenz in Bezug die Arbeitsspeicherzeile bestätigt ist. Nach der Ausführung einer Arbeitsspeicherbarriereanweisung wird eine Vollendung der Ausführung der Arbeitsspeicherbarriereanweisung verhindert, während die Arbeitsspeicherzeile markiert ist.

公开(公告)号：GB2516092A

公开(公告)日：2015-01-14

申请号：GB201312446

申请日：2013-07-11

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: G06F9/30 ,  G06F9/52 ,  G06F12/08 ,  G06F12/0806 ,  G06F12/0895

Abstract: The invention concerns a method for implementing a bit array 318 in a cache line 211 of memory system 128 that includes memory storage 208 and controller 206. Each bit of the bit array may represent a lock in a set of locks shared by multiple threads whereby operations (e.g. atomic operations) on the bit array may allow a thread to become an owner of a resource by setting the value of the corresponding bit or bits. The method includes configuring in the cache line the bit array, wherein the configuring further comprises defining a value of each bit in the bit array; receiving, by the controller, a request 210 for an operation (e.g. an atomic operation) on the bit array wherein the request is indicative of a location (i.e. address) of the cache line in the memory storage and information specifying the request; identifying, by the controller, for the operation one or more actions on the bit array using the information, wherein the one or more actions are encoded in the controller; and in response to receiving the request, performing the request by executing the one or more encoded actions.

公开(公告)号：GB2530234A

公开(公告)日：2016-03-16

申请号：GB201601478

申请日：2014-07-01

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: G06F12/0875 ,  G06F7/76

Abstract: The present invention relates to a method for implementing a dynamic array data structure (225, 325) in a cache line (211, 311) in a memory system (128) that includes a memory storage (208) and a controller (206). The method comprises: configuring in the memory (206) the cache line (211, 311) as a cache line comprising a metadata field (213, 313) and an elements field (215, 315), wherein the metadata field (213, 313) comprises metadata of the dynamic array data structure (225, 325) and wherein the elements field (215,315) comprises a value of each element of the dynamic array data structure; receiving, by the controller (206), a request (210) for an operation on the dynamic array data structure (225, 325), wherein the request is indicative of a location of the cache line (211, 311) in the memory storage (208) and information specifying the request (210); identifying, by the controller (206), for the operation one or more actions on the dynamic array data structure (225, 325) using the information, wherein the one or more actions are encoded in the controller (206); and in response to receiving the request, performing the request by executing the one or more encoded actions.

公开(公告)号：GB2528464A

公开(公告)日：2016-01-27

申请号：GB201412963

申请日：2014-07-22

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: H05K1/14 ,  G06F1/18 ,  H05K7/02

Abstract: A data processing system 210, comprising a mainboard 10, at least one processor module 12, and at least one memory module 14; the data processing system 210 further comprises: at least one balcony board 16 carrying at least one of the processor modules 12 and at least one of the memory modules 14, wherein the processor module 12 comprises a first pin area 22 for connecting to the balcony board 16 and a second pin area 24for connecting to the mainboard 10, such that the balcony board 16 is attached to the mainboard 10 in a fixed position; further comprising an opening 18 in the balcony board 16 through which the processor module 12 is plugged in a socket 20 attached to the mainboard 10, or further comprising an opening 19 in the mainboard 10 through which the processor module 12 is plugged in a socket 21 attached to the balcony board 16. Is disclosed are a mainboard 10 or a balcony board 16 for a data processing system 210, comprising at least one opening 18,19 for receiving a processor module 12 and at least one pin area 50,54 adjacent to the opening 18,19 on the mainboard 10 or balcony board 16, the opening 18,19 and the at least one pin area 50,54 being provided for connecting a processor module 12 at the same side of the processor module 12 by pins of the pin area 50,54 of the mainboard 10 or balcony board 16 and, when installed, by pins 52,56 of a balcony board 16 or main board 10.

公开(公告)号：DE112020005819T5

公开(公告)日：2022-11-03

申请号：DE112020005819

申请日：2020-11-23

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD ,  HUELS HARALD

IPC: H04L41/0895

Abstract: Ein durch einen Computer realisiertes Verfahren umfasst Empfangen einer Indexnummer für jede aus einer Mehrzahl von physischen Verarbeitungseinheiten, wobei jede der Mehrzahl von physischen Verarbeitungseinheiten in einer Leaf-Spine-Topologie zum Datenaustausch mit jedem aus einer Mehrzahl von Switch-Chips verbunden ist; Zuweisen mindestens einer der Mehrzahl von physischen Verarbeitungseinheiten zu einem ersten virtuellen Einschub durch Aktualisieren eines Eintrags in einer Tabelle virtueller Einschübe, welcher eine Zuordnung zwischen der entsprechenden Indexnummer der mindestens einen physischen Verarbeitungseinheit und einem Index des ersten virtuellen Einschubs anzeigt; und Ausführen einer Einschubverwaltungsfunktion auf Grundlage der Tabelle virtueller Einschübe.

公开(公告)号：DE112021000317T5

公开(公告)日：2022-10-06

申请号：DE112021000317

申请日：2021-02-23

Applicant: IBM

Inventor： MAURER THILO ,  BUEHLER MARKUS ,  INGIMUNDARSON ARNI ,  STEINMACHER-BUROW BURKHARD

IPC: G06F9/50 ,  G06F9/54

Abstract: Aspekte der Offenbarung betreffen einen Prozessorkern, der eine Ausführungseinheit und eine Auslastungsverhältnis-Steuereinheit enthält. Die Ausführungseinheit ist zum Ausführen eines an die Ausführungseinheit weitergeleiteten Befehls betreibbar. Die Auslastungsverhältnis-Steuereinheit ist betriebsmäßig mit der Ausführungseinheit verbunden. Die Auslastungsverhältnis-Steuereinheit ist zum Steuern eines Auslastungsverhältnisses der Ausführungseinheit betreibbar. Das Auslastungsverhältnis entspricht dem Anteil einer Beobachtungszeit, während derer die Ausführungseinheit Befehle einer Anwendung ausführt. Andere Aspekte der Offenbarung betreffen ein Verfahren zum Erkennen oder Analysieren eines Engpasses in einem Prozessorkern für eine gegebene Anwendung. Das Verfahren enthält ein Steuern eines Auslastungsverhältnisses von mindestens einer Ausführungseinheit des Prozessorkerns und ein Messen der sich ergebenden Anwendungsleistung.

公开(公告)号：GB2524140A

公开(公告)日：2015-09-16

申请号：GB201500444

申请日：2015-01-12

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: H05K1/14 ,  G06F1/18 ,  G06F13/40 ,  H05K1/11 ,  H05K3/36

Abstract: The invention relates to a computer system 212 comprising a plurality of printed circuit boards 10, each printed circuit board 10 comprising one or more processor chips 12, 28, 30, 32. The number of printed circuit boards 10 is an even number greater than or equal to 4, with the printed circuit boards 10 being arranged in two groups 14, 16, with each group being arranged in a different stacking direction 50 , 52, which may be orthogonal, and wherein the one or more processor chips 12, 28 which are attached to each one of the printed circuit boards 10 of one of the groups 14, 16 may be connected to the processor chips 30, 32 of each printed circuit board of the other group 16, 14. A computer program can be used to communicate between the different processors of the different groups. Memory modules may also be provided on the circuit boards. The circuit boards may be connected via a plug and/or a socket connector. If there is more than one processor on a PCB, then the processors on that board may be connected.

公开(公告)号：GB2518613A

公开(公告)日：2015-04-01

申请号：GB201317002

申请日：2013-09-25

Applicant: IBM

Inventor： STEINMACHER-BUROW BURKHARD

IPC: G06F9/30 ,  G06F9/52 ,  G06F12/08 ,  G06F12/0806

Abstract: A processor 100 comprises multiple processor cores 102, 102', 102" and a bus 116 for exchanging data between the cores. Each of the cores comprises: at least one processor register; a cache 108 for storing at least one cache line of memory; a load store unit 104 for executing a memory command to exchange data between the cache and the processor register; an atomic memory operation unit 110 for executing an atomic memory operation on the at least one cache line of memory; and a high throughput register 112 for storing a status indicating either a high throughput or a normal status. The load store unit is operable to transfer (114) the atomic memory operation to the atomic memory operation unit of a designated processor core (102") via the bus, if the high throughput register indicates the high throughput status. This allows faster processing of atomic operations without needing to transfer the cache line between cores.