公开(公告)号：DE112015005274T5

公开(公告)日：2017-09-28

申请号：DE112015005274

申请日：2015-11-11

Applicant: IBM

Inventor： MOREIRA JOSE EDUARDO ,  TANASE ILIE GABRIEL ,  SERRANO MAURICIO JOSE ,  TSENG JESSICA HUI-CHUN ,  EDELSOHN DAVID JOEL ,  WU PENG

IPC: G06F9/38 ,  G06F9/34

Abstract: Techniken, die dazu dienen, zwischen zwei (Thread- und Lane-)Ausführungsmodi in einem Prozessor mit zwei Ausführungsmodi zu wechseln, werden bereitgestellt. In einem Aspekt wird ein Verfahren zum Ausführen eines einzelnen Instruktionsstroms bereitgestellt, der wechselnde serielle Bereiche und parallele Bereiche in demselben Prozessor hat. Das Verfahren enthält die Schritte: Erzeugen einer Prozessorarchitektur, die für jeden architekturdefinierten Thread des einzelnen Instruktionsstroms über einen Satz von Thread-Registern und N Sätze von Lane-Registern über N Lanes hinweg verfügt; Ausführen von Instruktionen in den seriellen Bereichen des einzelnen Instruktionsstroms in einem Thread-Modus für die Thread-Register; Ausführen von Instruktionen in den parallelen Bereichen des einzelnen Instruktionsstroms in einem Lane-Modus für die Lane-Register; und Überführen der Ausführung des einzelnen Instruktionsstroms von dem Thread-Modus in den Lane-Modus oder von dem Lane-Modus in den Thread-Modus.