公开(公告)号：WO2014039701A2

公开(公告)日：2014-03-13

申请号：PCT/US2013058298

申请日：2013-09-05

Applicant: IBM

Inventor： BLUNDELL COLIN B ,  CAIN III HAROLD WADE ,  MOREIRA JOSE EDUARDO

IPC: G06F12/08

CPC classification number: G06F9/467

Abstract: Techniques for conflict detection in hardware transactional memory (HTM) are provided. In one aspect, a method for detecting conflicts in HTM includes the following steps. Conflict detection is performed eagerly by setting read and write bits in a cache as transactions having read and write requests are made. A given one of the transactions is stalled when a conflict is detected whereby more than one of the transactions are accessing data in the cache in a conflicting way. An address of the conflicting data is placed in a predictor. The predictor is queried whenever the write requests are made to determine whether they correspond to entries in the predictor. A copy of the data corresponding to entries in the predictor is placed in a store buffer. The write bits in the cache are set and the copy of the data in the store buffer is merged in at transaction commit.

Abstract translation: 提供硬件事务内存（HTM）冲突检测技术。 在一个方面，一种用于检测HTM中的冲突的方法包括以下步骤。 作为具有读取和写入请求的事务，通过在高速缓存中设置读取和写入位来热切地执行冲突检测。 当检测到冲突时，给定的一个事务处于停滞状态，即有多个事务以冲突的方式访问缓存中的数据。 冲突数据的地址放置在预测器中。 每当发出写入请求以确定它们是否对应于预测变量中的条目时，都会查询预测变量。 与预测变量中的条目相对应的数据的副本被放置在存储缓冲区中。 缓存中的写入位被设置，并且在事务提交时合并存储缓冲区中的数据副本。

公开(公告)号：DE112015005274T5

公开(公告)日：2017-09-28

申请号：DE112015005274

申请日：2015-11-11

Applicant: IBM

Inventor： MOREIRA JOSE EDUARDO ,  TANASE ILIE GABRIEL ,  SERRANO MAURICIO JOSE ,  TSENG JESSICA HUI-CHUN ,  EDELSOHN DAVID JOEL ,  WU PENG

IPC: G06F9/38 ,  G06F9/34

Abstract: Techniken, die dazu dienen, zwischen zwei (Thread- und Lane-)Ausführungsmodi in einem Prozessor mit zwei Ausführungsmodi zu wechseln, werden bereitgestellt. In einem Aspekt wird ein Verfahren zum Ausführen eines einzelnen Instruktionsstroms bereitgestellt, der wechselnde serielle Bereiche und parallele Bereiche in demselben Prozessor hat. Das Verfahren enthält die Schritte: Erzeugen einer Prozessorarchitektur, die für jeden architekturdefinierten Thread des einzelnen Instruktionsstroms über einen Satz von Thread-Registern und N Sätze von Lane-Registern über N Lanes hinweg verfügt; Ausführen von Instruktionen in den seriellen Bereichen des einzelnen Instruktionsstroms in einem Thread-Modus für die Thread-Register; Ausführen von Instruktionen in den parallelen Bereichen des einzelnen Instruktionsstroms in einem Lane-Modus für die Lane-Register; und Überführen der Ausführung des einzelnen Instruktionsstroms von dem Thread-Modus in den Lane-Modus oder von dem Lane-Modus in den Thread-Modus.

公开(公告)号：DE112015001903B4

公开(公告)日：2019-11-28

申请号：DE112015001903

申请日：2015-05-19

Applicant: IBM

Inventor： MOREIRA JOSE EDUARDO ,  CAIN III HAROLD WADE ,  DALY DAVID

IPC: G06F1/28 ,  G06F1/16 ,  G06F1/26 ,  G06F3/06 ,  G06F11/07

Abstract: Verfahren zum Verwalten einer oder mehrerer Komponenten (110; 210, 220; 300, 305, 310, 315; 525; 805, 810, 815) einer elektronischen Maschine (820), wobei das Verfahren aufweist:paralleles Verbinden (1000) einer oder mehrerer Komponenten mit der elektronischen Maschine, wobei jede Komponente eine Funktion für die eine oder mehrere elektronische Maschinen bereitstellt;Ermitteln (1010), ob die Komponenten ausgefallen sind;automatisches Verriegeln (1020) einer oder mehrerer der Komponenten mit der elektronischen Maschine, wenn die eine oder mehrere der Komponenten nicht ausgefallen sind, wobei das Verriegeln beinhaltet: Verwenden einer an jeder Komponente angebrachten Verriegelungseinheit (105; 215, 225; 700), die auf der Grundlage des Ermittlungsergebnisses selektiv zwischen einer Verriegelungsstellung und einer Freigabestellung wechselt, wobei durch das Verriegeln verhindert wird, dass die eine oder mehrere der Komponenten von der elektronischen Maschine getrennt werden; undautomatisches Freigeben (1030) der einen oder mehrerer der Komponenten von der elektronischen Maschine, wenn die eine oder mehrere der Komponenten ausgefallen sind, wobei das Freigeben ein Wechseln der Verriegelungseinheit in die Freigabestellung beinhaltet.

公开(公告)号：DE112015001903T5

公开(公告)日：2017-02-02

申请号：DE112015001903

申请日：2015-05-19

Applicant: IBM

Inventor： MOREIRA JOSE EDUARDO ,  CAIN III HAROLD WADE ,  DALY DAVID

IPC: G06F1/16 ,  G06F1/26 ,  G06F1/28 ,  G06F3/06

Abstract: Es werden eine Vorrichtung, ein Verfahren und ein Computerprogrammprodukt zum Verwalten einer oder mehrerer Komponenten einer elektronischen Maschine bereitgestellt. Ein Benutzer verbindet parallel eine oder mehrere Komponenten mit einer elektronischen Maschine. Die elektronische Maschine ermittelt, ob die Komponenten ausgefallen sind. Eine an jeder Komponente angebrachte Verriegelungseinheit verriegelt automatisch eine oder mehrere der Komponenten mit der elektronischen Maschine, wenn die eine oder mehrere der Komponenten nicht ausgefallen sind. Die elektromagnetische Verriegelungseinheit gibt automatisch die eine oder mehrere der Komponenten von der elektronischen Maschine frei, wenn die eine oder mehrere der Komponenten ausgefallen sind.