公开(公告)号：JP2008276783A

公开(公告)日：2008-11-13

申请号：JP2008120193

申请日：2008-05-02

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GANESH BRINDA ,  SHEN XIAOWEI ,  TSENG JESSICA HUI-CHUN

IPC: G06F12/00

CPC classification number: G06F13/4239 ,  G06F13/1626 ,  Y02D10/14 ,  Y02D10/151

Abstract: PROBLEM TO BE SOLVED: To provide a memory controller for reordering data responses. SOLUTION: This system comprises a deterministic system and a controller electrically connected to the deterministic system via a link. The controller includes a transaction scheduling mechanism allowing return of the data response in no particular order from the deterministic system corresponding to a request generated from the controller. COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供用于重新排序数据响应的存储器控​​制器。 解决方案：该系统包括确定性系统和通过链路与确定性系统电连接的控制器。 控制器包括事务调度机制，允许从与控制器产生的请求相对应的确定性系统中以特定顺序返回数据响应。 版权所有（C）2009，JPO＆INPIT

公开(公告)号：DE112015005274T5

公开(公告)日：2017-09-28

申请号：DE112015005274

申请日：2015-11-11

Applicant: IBM

Inventor： MOREIRA JOSE EDUARDO ,  TANASE ILIE GABRIEL ,  SERRANO MAURICIO JOSE ,  TSENG JESSICA HUI-CHUN ,  EDELSOHN DAVID JOEL ,  WU PENG

IPC: G06F9/38 ,  G06F9/34

Abstract: Techniken, die dazu dienen, zwischen zwei (Thread- und Lane-)Ausführungsmodi in einem Prozessor mit zwei Ausführungsmodi zu wechseln, werden bereitgestellt. In einem Aspekt wird ein Verfahren zum Ausführen eines einzelnen Instruktionsstroms bereitgestellt, der wechselnde serielle Bereiche und parallele Bereiche in demselben Prozessor hat. Das Verfahren enthält die Schritte: Erzeugen einer Prozessorarchitektur, die für jeden architekturdefinierten Thread des einzelnen Instruktionsstroms über einen Satz von Thread-Registern und N Sätze von Lane-Registern über N Lanes hinweg verfügt; Ausführen von Instruktionen in den seriellen Bereichen des einzelnen Instruktionsstroms in einem Thread-Modus für die Thread-Register; Ausführen von Instruktionen in den parallelen Bereichen des einzelnen Instruktionsstroms in einem Lane-Modus für die Lane-Register; und Überführen der Ausführung des einzelnen Instruktionsstroms von dem Thread-Modus in den Lane-Modus oder von dem Lane-Modus in den Thread-Modus.