公开(公告)号：DE112016003961B4

公开(公告)日：2021-07-08

申请号：DE112016003961

申请日：2016-12-15

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  KIM SEONG-DONG ,  DORIS BRUCE ,  ANDERSON BRENT ALAN

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/161

Abstract: Verfahren (1700) zur Herstellung von vertikalen Feldeffekttransistoren, aufweisend:Ausbilden (1780) einer ersten Vertiefung (170) in einem Substrat (100), wobei die erste Vertiefung eine erste Bodenfläche (190) hat;epitaktisches Züchten (1790) eines ersten Drains (400) von der ersten Bodenfläche der ersten Vertiefung aus;epitaktisches Züchten (1840) eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat ausgebildet ist;epitaktisches Züchten (1860) eines Kanalmaterials (700) auf dem ersten Drain und dem zweiten Drain;Ausbilden (1870) von Mulden (740) in dem Kanalmaterial, um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain auszubilden, wobei die Mulden über dem ersten Drain sich zu der Fläche (720) des ersten Drains hin erstrecken, und die Mulden über dem zweiten Drain sich zu der Fläche (720) des zweiten Drains hin erstrecken;Ausbilden (1910, 1920, 1940, 1950, 1960, 1970, 1980, 1990, 2000) einer Gate-Struktur (920, 1030) auf jedem des einen oder der mehreren Rippenkanäle; undZüchten (2090, 2150) von Sources (1520, 1540) auf jedem der Rippenkanäle, die dem ersten und dem zweiten Drain zugehörig sind.

公开(公告)号：DE112016003961T5

公开(公告)日：2018-05-30

申请号：DE112016003961

申请日：2016-12-15

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  KIM SEONG-DONG ,  DORIS BRUCE ,  ANDERSON BRENT ALAN

IPC: H01L27/092 ,  H01L21/8238

Abstract: Ein Verfahren zur Herstellung eines vertikalen Feldeffekttransistors umfassend Ausbilden einer ersten Vertiefung (170) in einem Substrat (100); epitaktisches Züchten eines ersten Drains (400) von der ersten Bodenfläche (190) der ersten Vertiefung (170) aus; epitaktisches Züchten eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat (100) ausgebildet ist; epitaktisches Züchten eines Kanalmaterials (700) auf dem ersten Drain (400) und dem zweiten Drain (600); Ausbilden von Mulden (740) in dem Kanalmaterial (700), um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain (400) und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain (600) auszubilden, wobei die Mulden (740) über dem ersten Drain (400) sich zu der Fläche des ersten Drains (400) hin erstrecken, und die Mulden (740) über dem zweiten Drain (600) sich zu der Fläche des zweiten Drains (600) hin erstrecken; Ausbilden einer Gate-Struktur (1030) auf jedem des einen oder der mehreren Rippenkanäle (750); und Züchten von Sources (1520, 1540) auf jedem der Rippenkanäle (750), die dem ersten Drain (400) und dem zweiten Drain (600) zugehörig sind.

公开(公告)号：DE112017002600B4

公开(公告)日：2022-11-10

申请号：DE112017002600

申请日：2017-06-01

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  VEGA REINALDO ARIEL ,  MALLELA HARI

IPC: H01L21/8234

Abstract: Verfahren zum Ausbilden einer Halbleitereinheit, wobei das Verfahren aufweist:Ausbilden eines ersten Source-/Drain-Bereichs (802) und eines zweiten Source-/Drain-Bereichs (1002) auf einem Halbleitersubstrat (102);Ausbilden eines ersten Kanalbereichs und eines zweiten Kanalbereichs auf dem Substrat (102);Ausbilden eines unteren Abstandselements (1302, 1602) auf dem ersten Source-/Drain-Bereich (802) und dem zweiten Source-/Drain-Bereich (1002);Ausbilden eines ersten Gate-Stapels über Seitenwänden des ersten Kanalbereichs (1502a) und eines zweiten Gate-Stapels über Seitenwänden des zweiten Kanalbereichs (1502b);Ausbilden einer Gate-Leiterschicht (1902) über freiliegenden Abschnitten des unteren Abstandselements (1602) und um den ersten Gate-Stapel und den zweiten Gate-Stapel herum;Entfernen eines Abschnitts der Gate-Leiterschicht (1902) angrenzend an den ersten Gate-Stapel;Entfernen eines Abschnitts der Gate-Leiterschicht (1902) angrenzend an den zweiten Gate-Stapel, sodass der Gate-Leiter (1902) eine erste Dicke angrenzend an den ersten Gate-Stapel und eine zweite Dicke angrenzend an den zweiten Gate-Stapel aufweist, wobei die erste Dicke geringer als die zweite Dicke ist;Entfernen von Abschnitten des ersten Gate-Stapels und des zweiten Gate-Stapels so, dass Abschnitte des ersten Kanalbereichs und des zweiten Kanalbereichs freigelegt werden;Ausbilden eines Opferabstandselements (2302) über freiliegenden Abschnitten des ersten Kanalbereichs und des zweiten Kanalbereichs;Entfernen freiliegender Abschnitte der Gate-Leiterschicht so, dass Abschnitte des unteren Abstandselements (1602) freigelegt werden;Abscheiden eines oberen Abstandselements (2702) über dem ersten Gate-Stapel und dem zweiten Gate-Stapel;Entfernen freiliegender Abschnitte des ersten Kanalbereichs (1502a) so, dass ein Hohlraum in dem oberen Abstandselement (2702) ausgebildet wird; undAusbilden eines dritten Source-/Drain-Bereichs (3002, 3104) in dem Hohlraum in dem oberen Abstandselement und einer dielektrischen Zwischenebenenschicht (2802).

公开(公告)号：DE112017002600T5

公开(公告)日：2019-04-25

申请号：DE112017002600

申请日：2017-06-01

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  VEGA REINALDO ARIEL ,  MALLELA HARI

IPC: H01L21/8234 ,  H01L21/336 ,  H01L29/78

Abstract: Eine Halbleitereinheit weist einen ersten Source-/Drain-Bereich (802), der auf einem Halbleitersubstrat (102) angeordnet ist, einen zweiten Source-/Drain-Bereich (1002), der auf dem Halbleitersubstrat (102) angeordnet ist, ein unteres Abstandselement (1602), das auf dem ersten Source-/Drain-Bereich (802) angeordnet ist, und ein unteres Abstandselement (1602) auf, das auf dem zweiten Source-/Drain-Bereich (1002) angeordnet ist. Ein erster Gate-Stapel (2602a) mit einer ersten Länge (L1) ist auf dem ersten Source-/Drain-Bereich (802) angeordnet. Ein zweiter Gate-Stapel (2602b) mit einer zweiten Länge (L2) ist auf dem zweiten Source-/Drain-Bereich (1002) angeordnet, wobei die erste Länge (L1) kürzer als die zweite Länge (L2) ist. Ein oberes Abstandselement (2702) ist auf dem ersten Gate-Stapel (2602a) angeordnet, und ein oberes Abstandselement (2702) ist auf dem zweiten Gate-Stapel (2702b) angeordnet.