公开(公告)号：US6411362B2

公开(公告)日：2002-06-25

申请号：US22507299

申请日：1999-01-04

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  COFFEY MICHAEL

IPC: G03F1/00 ,  G03F7/20 ,  G03B27/48 ,  G03B27/42 ,  G03B27/50

CPC classification number: G03F7/70366 ,  G03F7/2014 ,  G03F7/70358

Abstract: A method and rotational mask scanning apparatus for exposing a plurality of images on a workpiece, include a rotatable mask having a pattern of image segments thereon, an optical system for projecting the image segments onto the workpiece, and a device for at least one of rotating the mask and for moving the workpiece so as to continuously expose a plurality of regions on the workpiece with the pattern of image segments.

Abstract translation: 一种用于在工件上曝光多个图像的方法和旋转掩模扫描装置，包括其上具有图像段的图案的可旋转掩模，用于将图像段投影到工件上的光学系统，以及用于至少一个旋转 掩模和用于移动工件以便以图像段的图案连续地暴露在工件上的多个区域。

公开(公告)号：WO2010020546A4

公开(公告)日：2010-04-15

申请号：PCT/EP2009060297

申请日：2009-08-07

Applicant: IBM ,  IBM UK ,  NOWAK EDWARD ,  ANDERSON BRENT ALAN

Inventor： NOWAK EDWARD ,  ANDERSON BRENT ALAN

IPC: H01L21/28 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L29/78 ,  H01L21/28079 ,  H01L21/28105 ,  H01L21/28114 ,  H01L29/42348 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4958 ,  H01L29/4983 ,  H01L29/66477

Abstract: In view of the foregoing, disclosed herein are embodiments of an improved field effect transistor (FET) structure and a method of forming the structure. The FET structure embodiments each incorporate a unique gate structure. Specifically, this gate structure has a first section above a center portion of the FET channel region and second sections above the channel width edges (i.e., above the interfaces between the channel region and adjacent isolation regions). The first and second sections differ (i.e., they have different gate dielectric layers and/or different gate conductor layers) such that they have different effective work functions (i.e., a first and second effective work- function, respectively). The different effective work functions are selected to ensure that the threshold voltage at the channel width edges is elevated.

Abstract translation: 鉴于上述内容，本文公开了改进的场效应晶体管（FET）结构和形成该结构的方法的实施例。 FET结构实施例各自包含独特的栅极结构。 具体而言，该栅极结构具有在FET沟道区域的中心部分上方的第一部分和在沟道宽度边缘上方（即，在沟道区域和相邻隔离区域之间的界面上方）的第二部分。 第一和第二部分不同（即，它们具有不同的栅极介电层和/或不同的栅极导体层），使得它们具有不同的有效功函数（即，分别为第一和第二有效功函数）。 选择不同的有效功函数以确保沟道宽度边缘处的阈值电压升高。

公开(公告)号：DE112016003961T5

公开(公告)日：2018-05-30

申请号：DE112016003961

申请日：2016-12-15

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  KIM SEONG-DONG ,  DORIS BRUCE ,  ANDERSON BRENT ALAN

IPC: H01L27/092 ,  H01L21/8238

Abstract: Ein Verfahren zur Herstellung eines vertikalen Feldeffekttransistors umfassend Ausbilden einer ersten Vertiefung (170) in einem Substrat (100); epitaktisches Züchten eines ersten Drains (400) von der ersten Bodenfläche (190) der ersten Vertiefung (170) aus; epitaktisches Züchten eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat (100) ausgebildet ist; epitaktisches Züchten eines Kanalmaterials (700) auf dem ersten Drain (400) und dem zweiten Drain (600); Ausbilden von Mulden (740) in dem Kanalmaterial (700), um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain (400) und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain (600) auszubilden, wobei die Mulden (740) über dem ersten Drain (400) sich zu der Fläche des ersten Drains (400) hin erstrecken, und die Mulden (740) über dem zweiten Drain (600) sich zu der Fläche des zweiten Drains (600) hin erstrecken; Ausbilden einer Gate-Struktur (1030) auf jedem des einen oder der mehreren Rippenkanäle (750); und Züchten von Sources (1520, 1540) auf jedem der Rippenkanäle (750), die dem ersten Drain (400) und dem zweiten Drain (600) zugehörig sind.

公开(公告)号：GB2498621A

公开(公告)日：2013-07-24

申请号：GB201221477

申请日：2012-11-29

Applicant: IBM

Inventor： BRYANT ANDRES ,  NOWAK EDWARD ,  ANDERSON BRENT ALAN ,  ADKISSON JAMES WILLIAM

IPC: H01L29/66 ,  H01L21/265 ,  H01L21/266 ,  H01L21/8232 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/423

Abstract: In a method of forming an integrated circuit structure, a first compensating implant (Fig. 2; 120) with opposite dopant polarity to the semiconductor channel implant (Fig. 1; 114) is implanted uniformly into a substrate for example a silicon on insulator (SOI) substrate, to a depth shallower than a semiconductor channel implant depth. A mask 130 is patterned on the first compensating implant 122 in the substrate, including an opening 138 exposing a channel location of the substrate. A second compensating implant 140 called an anti-halo implant has doping polarity the same as the channel implant polarity, and is implanted into the channel location through the mask opening in the channel location and at an angle offset from perpendicular to the top surface of the substrate. The second compensating implant 142 is particularly useful for long channel transistors. It is positioned closer to a first side of the channel location relative to an opposite second side of the channel location. A gate insulator layer 132 and gate conductor (Fig. 5; 152) are formed above the channel location of the substrate in the mask opening 138. The mask is removed to leave the gate conductor standing on the channel location of the substrate. Source and drain extension regions (Fig. 6; 162) are formed by implanting using the gate structure as a mask, after which gate sidewalls (Fig. 7; 170) are formed and source and drain implants (Fig. 7; 174, 176) are implanted using the gate sidewalls as masks. The width of the anti-halo implant 142 is automatically matched to the width of gate.

公开(公告)号：DE112016003961B4

公开(公告)日：2021-07-08

申请号：DE112016003961

申请日：2016-12-15

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  KIM SEONG-DONG ,  DORIS BRUCE ,  ANDERSON BRENT ALAN

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/161

Abstract: Verfahren (1700) zur Herstellung von vertikalen Feldeffekttransistoren, aufweisend:Ausbilden (1780) einer ersten Vertiefung (170) in einem Substrat (100), wobei die erste Vertiefung eine erste Bodenfläche (190) hat;epitaktisches Züchten (1790) eines ersten Drains (400) von der ersten Bodenfläche der ersten Vertiefung aus;epitaktisches Züchten (1840) eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat ausgebildet ist;epitaktisches Züchten (1860) eines Kanalmaterials (700) auf dem ersten Drain und dem zweiten Drain;Ausbilden (1870) von Mulden (740) in dem Kanalmaterial, um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain auszubilden, wobei die Mulden über dem ersten Drain sich zu der Fläche (720) des ersten Drains hin erstrecken, und die Mulden über dem zweiten Drain sich zu der Fläche (720) des zweiten Drains hin erstrecken;Ausbilden (1910, 1920, 1940, 1950, 1960, 1970, 1980, 1990, 2000) einer Gate-Struktur (920, 1030) auf jedem des einen oder der mehreren Rippenkanäle; undZüchten (2090, 2150) von Sources (1520, 1540) auf jedem der Rippenkanäle, die dem ersten und dem zweiten Drain zugehörig sind.

公开(公告)号：DE112017000200T5

公开(公告)日：2018-08-02

申请号：DE112017000200

申请日：2017-01-23

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD ,  CHU ALBERT MANHEE

IPC: H01L29/78

Abstract: Es werden Logikschaltungen oder Logikgatter offenbart, welche Vertikaltransport-Feldeffekttransistoren und ein oder mehrere aktive Gates aufweisen, wobei die Anzahl der Cpps für die Logikschaltung in Isolation gleich der Anzahl aktiver Gates ist. Die Komponenten der Logikschaltung können auf mindestens drei verschiedenen vertikalen Schaltungsebenen vorliegen, umfassend eine Schaltungsebene, welche mindestens eine horizontale Ebene aufweist, die durch ein leitfähiges Element, das eine Eingangsspannung für die eine oder mehreren Gate-Strukturen (7) liefert, und ein anderes leitfähiges Element führt, das eine Ausgangsspannung der Logikschaltung liefert, und eine andere Schaltungsebene, welche eine horizontale Ebene aufweist, die durch eine leitfähige Brücke von dem N-Ausgang zu dem P-Ausgang der Feldeffekttransistoren führt. Solche Logikschaltungen können Einzel-Gate-Inverter, Zwei-Gate-Inverter, NOR2-Logikgatter und NAND3-Logikgatter umfassen, neben anderen komplizierteren Logikschaltungen.

公开(公告)号：GB2503806A

公开(公告)日：2014-01-08

申请号：GB201311356

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD J ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/66 ,  H01L29/78

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region 154 and source/drain (S/D) regions 156, formed on each end of the channel region 154, where an entire bottom surface of the channel region 154 contacts a top surface of a first lower insulator 922 and bottom surfaces of the S/D regions 156 contact top surfaces of a second lower insulator layer 1224; the FinFET structure also includes extrinsic S/D regions 1056 that contact a top surface and both side surfaces of each of the S/D regions 156 and top surfaces of the second lower insulator layer 1224; the FinFET structure further includes a replacement gate or gate stack that contacts a conformal dielectric, formed over a top surface and both side surfaces of the channel region 154, that is disposed above the first lower insulator 722 and not above second lower insulator layer 1224, in which the gate stack is electrically insulated from the extrinsic S/D regions 1056 by the conformal dielectric. In the disclosed method a silicon-germanium alloy layer is provided beneath the channel region 154 initially, then replaced with the first 722 and second 1224 lower insulators following deposition of the sacrificial gate and removal of the sacrificial gate, respectively.

公开(公告)号：DE112018000397B4

公开(公告)日：2022-11-03

申请号：DE112018000397

申请日：2018-02-06

Applicant: IBM

Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD

IPC: H01L29/78 ,  H01L21/336

Abstract: Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite (113) der Finne (111) als an der Unterseite (112), der aufweist:ein Substrat (110);eine vertikale Finne (111) auf dem Substrat (110), wobei die vertikale Finne (111) eine Querschnittfläche am Fuß (112) der vertikalen Finne (111) aufweist, die größer als eine Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) ist, wobei die Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß (112) der vertikalen Finne (111) liegt; undeinen mittigen Gate-gesteuerten Bereich zwischen dem Fuß (112) und der Oberseite (113) der vertikalen Finne (111),wobei die vertikale Finne (111) zumindest eine Kerbe (210) in der Oberseite (113) der vertikalen Finne (111) aufweist, die die Querschnittfläche an der oberen Fläche (113) der vertikalen Finne (111) verringert.

公开(公告)号：GB2503806B

公开(公告)日：2016-03-09

申请号：GB201311356

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD J ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/66 ,  H01L29/78

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region and source/drain (S/D) regions, formed on each end of the channel region, where an entire bottom surface of the channel region contacts a top surface of a lower insulator and bottom surfaces of the S/D regions contact first portions of top surfaces of a lower silicon germanium (SiGe) layer. The FinFET structure also includes extrinsic S/D regions that contact a top surface and both side surfaces of each of the S/D regions and second portions of top surfaces of the lower SiGe layer. The FinFET structure further includes a replacement gate or gate stack that contacts a conformal dielectric, formed over a top surface and both side surfaces of the channel region.

公开(公告)号：GB2499314A

公开(公告)日：2013-08-14

申请号：GB201301434

申请日：2013-01-28

Applicant: IBM

Inventor： NOWAK EDWARD ,  ANDERSON BRENT ALAN ,  BRYANT ANDRES

IPC: H01L29/78 ,  H01L29/66

Abstract: A fin field effect transistor (FinFET) structure and method of making the FinFET including a silicon fin that includes a channel region 154 and source/drain (S/D) regions 156, formed on each end of the channel region 154, where an entire bottom surface of the channel region 154 contacts a top surface of a lower insulator 722 and bottom surfaces of the S/D regions 156 contact first portions of top surfaces of a lower silicon germanium (SiGe) layer 120; the FinFET structure also includes extrinsic S/D regions 456 that contact a top surface and both side surfaces of each of the S/D regions 156 and second portions of top surfaces of the lower SiGe layer 120; the FinFET structure further includes a replacement gate or gate stack 884 that contacts a conformal dielectric 882, formed over a top surface and both side surfaces of the channel region 154, that is disposed above the lower insulator 722 and not above the first and second portions of the lower SiGe layer 120, in which the gate stack 884 is electrically insulated from the extrinsic S/D regions by the conformal dielectric. Also disclosed is a similar FinFET were the SiGe layer 120 is replaced with an insulating material.