公开(公告)号：DE112012005320T5

公开(公告)日：2014-10-02

申请号：DE112012005320

申请日：2012-11-07

Applicant: IBM

Inventor： COMPARAN MIGUEL ,  BROWN JEFFREY D ,  SHEARER ROBERT A ,  WATSON III ALFRED T

IPC: G06F9/45 ,  G01R31/3183 ,  G01R31/3187 ,  G06F11/263 ,  G06F11/27

Abstract: Ein Verfahren und eine Schaltungsanordnung verwenden eine Scanlogik, die auf einer Einheit mit integrierter Schaltung oder einem Chip eines Multicore-Prozessors angeordnet ist, um einen intern integrierten entscheidungsbasierten Selbsttest des Chips durchzuführen. Testmuster werden intern auf dem Chip erzeugt und an die Scanketten in mehreren Verarbeitungskernen auf dem Chip gesendet. Von den Scanketten ausgegebene Testergebnisse werden miteinander auf dem Chip verglichen, und es wird Mehrheitsentscheidung angewendet, um abweichende Testergebnisse zu identifizieren, die einen fehlerhaften Verarbeitungskern anzeigen. Es kann eine Bitposition in einem Fehler-Testergebnis verwendet werden, um einen fehlerhaften Haltespeicher in einer Scankette und/oder eine fehlerhafte Funktionseinheit in dem fehlerhaften Verarbeitungskern zu identifizieren, und ein fehlerhafter Verarbeitungskern und/oder eine fehlerhafte Funktionseinheit können in Reaktion auf das Testen automatisch deaktiviert werden.