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公开(公告)号：GB2497253A
公开(公告)日：2013-06-05
申请号：GB201305907
申请日：2011-10-03
Inventor： ANDO TAKASHI , CHARNS LESLIE , CUMMINGS JASON E , HUPKA JUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/336 , H01L21/28 , H01L21/3105 , H01L21/311 , H01L29/66
Abstract: Methods for polishing multiple dielectric layers to form replacement metal gate structures include a first chemical mechanical polish step to remove overburden and planarize a top layer to leave a planarized thickness over a gate structure. A second chemical mechanical polish step includes removal of the thickness to expose an underlying covered surface of a dielectric of the gate structure with a slurry configured to polish the top layer and the underlying covered surface substantially equally to accomplish a planar topography. A third chemical mechanical polish step is employed to remove the dielectric of the gate structure and expose a gate conductor.
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公开(公告)号：DE112011103350T5
公开(公告)日：2013-07-18
申请号：DE112011103350
申请日：2011-10-03
Inventor： CHARNS LESLIE , CUMMINGS JASON E , GUILLORN MICHAEL E , CHANG JOSEPHINE B , HUPKA LUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/304 , H01L21/336 , H01L29/78
Abstract: Ein Verfahren zum Planarisieren weist das Planarisieren eines Halbleiter-Wafers in einem ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht so zu planarisieren, dass eine Dicke des Materials der obersten Schicht über darunterliegenden Schichten zurückbleibt. Das Material der obersten Schicht wird in einem zweiten chemisch-mechanischen Polierschritt planarisiert, um die oberste Schicht weiter zu entfernen und darunterliegende Schichten eines zweiten Materials und eines dritten Materials derart freizulegen, dass eine Selektivität des Materials der obersten Schicht zum zweiten Material und zum dritten Material zwischen ungefähr 1:1:1 und ungefähr 2:1:1 liegt, um eine ebene Topografie bereitzustellen.
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公开(公告)号：DE112011103350T9
公开(公告)日：2013-10-24
申请号：DE112011103350
申请日：2011-10-03
Inventor： CHARNS LESLIE , CUMMINGS JASON E , GUILLORN MICHAEL E , CHANG JOSEPHINE B , HUPKA LUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/304 , H01L21/336 , H01L29/78
Abstract: Ein Verfahren zum Planarisieren weist das Planarisieren eines Halbleiter-Wafers in einem ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht so zu planarisieren, dass eine Dicke des Materials der obersten Schicht über darunterliegenden Schichten zurückbleibt. Das Material der obersten Schicht wird in einem zweiten chemisch-mechanischen Polierschritt planarisiert, um die oberste Schicht weiter zu entfernen und darunterliegende Schichten eines zweiten Materials und eines dritten Materials derart freizulegen, dass eine Selektivität des Materials der obersten Schicht zum zweiten Material und zum dritten Material zwischen ungefähr 1:1:1 und ungefähr 2:1:1 liegt, um eine ebene Topografie bereitzustellen.
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公开(公告)号：DE112011103351T5
公开(公告)日：2013-07-18
申请号：DE112011103351
申请日：2011-10-03
Inventor： ANDO TAKASHI , CHARNS LESLIE , CUMMINGS JASON , HUPKA JUKASZ J , KOLI DINESH R , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/336 , H01L21/304 , H01L29/78
Abstract: Verfahren zum Polieren mehrerer dielektrischer Schichten für das Ausbilden von Strukturen mit metallischen Ersatz-Gates weisen einen ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht zu planarisieren, um eine planarisierte Dicke über einer Gate-Struktur zurückzulassen. Ein zweiter chemisch-mechanischer Polierschritt weist das Entfernen der Dicke auf, um eine darunterliegende, bedeckte Oberfläche eines Dielektrikums der Gate-Struktur mit einem Poliermittel freizulegen, das dafür konfiguriert ist die oberste Schicht und die darunterliegende, bedeckte Oberfläche im Wesentlichen gleichmäßig zu polieren, um eine ebene Topografie zu erreichen. Ein dritter chemisch-mechanischer Polierschritt wird eingesetzt, um das Dielektrikum von der Gate-Struktur zu entfernen und einen Gate-Leiter freizulegen.
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公开(公告)号：GB2497253B
公开(公告)日：2014-03-19
申请号：GB201305907
申请日：2011-10-03
Inventor： ANDO TAKASHI , CHARNS LESLIE , CUMMINGS JASON E , HUPKA JUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/336 , H01L21/28 , H01L21/3105 , H01L21/311 , H01L29/66
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Patent Agency Ranking
公开(公告)号：DE112011103351B4
公开(公告)日：2014-03-13
申请号：DE112011103351
申请日：2011-10-03
Inventor： ANDO TAKASHI , CHARNS LESLIE , CUMMINGS JASON , HUPKA JUKASZ J , KOLI DINESH R , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/336 , B24B1/00 , H01L21/283 , H01L21/302 , H01L21/3105 , H01L21/768 , H01L29/78
Abstract: Verfahren zum Polieren für ein Ausbilden von Strukturen mit metallischen Ersatz-Gates, aufweisend: einen ersten chemisch-mechanischen Polierschritt, um Materialüberschuss zu entfernen und eine oberste Schicht zu planarisieren, um eine planarisierte Dicke über einer Gate-Struktur zurückzulassen; einen zweiten chemisch-mechanischen Polierschritt, aufweisend ein Entfernen der planarisierten Dicke durch gleichmäßiges Polieren und dadurch Entfernen der obersten Schicht und Freilegen einer darunterliegenden bedeckten Oberfläche eines Dielektrikums der Gate-Struktur mit einem Poliermittel, sodass eine ebene Topografie erreicht wird; und ein dritter chemisch-mechanischer Polierschritt, um das Dielektrikum von der Gate-Struktur zu entfernen und einen Gate-Leiter freizulegen.
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公开(公告)号：GB2497490B
公开(公告)日：2014-02-26
申请号：GB201305905
申请日：2011-10-03
Inventor： CHANG JOSEPHINE , CHARNS LESLIE , CUMMINGS JASON E , GUILLORN MICHAEL , HUPKA LUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/304 , H01L21/3105 , H01L29/66 , H01L29/786
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公开(公告)号：GB2497490A
公开(公告)日：2013-06-12
申请号：GB201305905
申请日：2011-10-03
Inventor： CHANG JOSEPHINE , CHARNS LESLIE , CUMMINGS JASON E , GUILLORN MICHAEL , HUPKA LUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/304 , H01L21/3105 , H01L29/66 , H01L29/786
Abstract: A planarization method includes planarizing a semiconductor wafer in a first chemical mechanical polish step to remove overburden and planarize a top layer leaving a thickness of top layer material over underlying layers. The top layer material is planarized in a second chemical mechanical polish step to further remove the top layer and expose underlying layers of a second material and a third material such that a selectivity of the top layer material to the second material to the third material is between about 1:1:1 to about 2:1:1 to provide a planar topography.
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公开(公告)号：KR20070096939A
公开(公告)日：2007-10-02
申请号：KR20070029123
申请日：2007-03-26
Applicant: JSR CORP
Inventor： ITANO KOUJI , NODA MASAHIRO
Abstract: A process for preparing a flat panel display and a transfer film are provided to improve production efficiency by reducing the number of manufacturing processes. A lamination layer is formed on a transparent substrate. The lamination layer includes a resin layer including an inorganic powder and a photosensitive resin layer having a composition different from the composition of the resin layer. An exposing process is performed on the transparent substrate side and the lamination layer side of the transparent substrate. The lamination layer is developed and etched in order to form a lamination layer pattern. A bake process for the lamination layer is performed.
Abstract translation: 提供一种制备平板显示器和转印膜的方法，通过减少制造工艺的数量来提高生产效率。 层叠层形成在透明基板上。 层叠层包括具有无机粉末的树脂层和与树脂层的组成不同的组成的感光性树脂层。 在透明基板侧和透明基板的层叠层侧进行曝光处理。 显影和蚀刻层压层以形成层压层图案。 进行层压层的烘烤处理。
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公开(公告)号：DE112011103350B4
公开(公告)日：2018-04-12
申请号：DE112011103350
申请日：2011-10-03
Applicant: GLOBALFOUNDRIES INC , JSR CORP
Inventor： CHANG JOSEPHINE B , CHARNS LESLIE , CUMMINGS JASON E , GUILLORN MICHAEL E , HUPKA LUKASZ J , KOLI DINESH , KONNO TOMOHISA , KRISHNAN MAHADEVAIYER , LOFARO MICHAEL F , NALASKOWSKI JAKUB W , NODA MASAHIRO , PENIGALAPATI DINESH K , YAMANAKA TATSUYA
IPC: H01L21/302 , H01L21/336
Abstract: Verfahren zum Planarisieren für ein Herstellen von Fin-Feldeffektransistoren (FinFET), aufweisend: Planarisieren einer FinFET-Struktur in einem ersten chemisch-mechanischen Polierschritt, um Materialüberschuss zu entfernen und eine oberste Schicht so zu planarisieren, dass eine Dicke von 30,0 bis 60,0 nm des Materials der obersten Schicht über darunterliegenden Schichten zurückbleibt; und Planarisieren des Materials der obersten Schicht in einem zweiten chemisch-mechanischen Polierschritt, um die oberste Schicht weiter zu entfernen und die darunterliegenden Schichten eines zweiten Materials und eines dritten Materials derart freizulegen, dass eine Selektivität des Materials der obersten Schicht zu dem zweiten Material und zu dem dritten Material 1:11 beträgt, um eine ebene Topografie bereitzustellen, wobei das Material der obersten Schicht ein Oxid aufweist, das zweite Material Nitrid aufweist und des dritte Material Polysilicium aufweist, wobei das Planarisieren des Materials der obersten Schicht in dem zweiten chemisch-mechanischen Polierschritt ein Zuführen des Poliermittels in Form von zwei separaten Komponenten auf einen Poliertisch aufweist, die sich auf dem Poliertisch vermischen, um des Poliermittel mit einer erforderlichen endgültigen Zusammensetzung zu erzeugen.
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