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    Verfahren zur Ausbildung einer zusammengesetzten intermetallischen dielektrischen Struktur
    2.
    发明专利
    Verfahren zur Ausbildung einer zusammengesetzten intermetallischen dielektrischen Struktur 未知

    公开(公告)号：DE102004028057B4

    公开(公告)日：2015-12-17

    申请号：DE102004028057

    申请日：2004-06-09

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： COWLEY ANDY ,  NAUJOK MARKUS ,  KIM SUN-OO

    IPC: H01L21/768 ,  H01L21/3105 ,  H01L21/314

    Abstract: Verfahren zur Ausbildung einer zusammengesetzten intermetallischen dielektrischen Struktur, mit: Bereitstellen einer anfänglichen intermetallischen dielektrischen Struktur mit einer ersten dielektrischen Schicht (21) und zwei Leiterbahnen (26), wobei die zwei Leiterbahnen (26) sich in der ersten dielektrischen Schicht (21) befinden; Entfernen eines Abschnitts der ersten dielektrischen Schicht zwischen den Leiterbahnen (26) zum Ausbilden einer Vertiefung (40), wobei die anfängliche intermetallische dielektrische Struktur ferner eine Hartmaskenschicht (24) oben auf der ersten dielektrischen Schicht (21) umfasst, und wobei das Entfernen des Abschnitts der ersten dielektrischen Schicht (21) ein Entfernen eines Abschnitts der Hartmaskenschicht (24) zum Ausbilden der Vertiefung umfasst; Füllen der Vertiefung (40) mit einem zweiten dielektrischen Material (52), wobei das zweite dielektrische Material (52) ein Dielektrikum mit niedrigem k ist, das eine geringere Dielektrizitätskonstante als die der ersten dielektrischen Schicht (21) aufweist; Durchführen eines Planarisierungsprozesses nach dem Füllen, zum Erzeugen einer planaren oberen Fläche (54); Zurücksetzen des zweiten dielektrischen Materials (52) und der Hartmaske (24) relativ zu den Leiterbahnen (26), so dass sie unterhalb der oberen Fläche (54) liegen; und Bedecken mit einer Abdeckschicht (58).

    4.
    发明专利
    未知

    公开(公告)号：DE102004005697B4

    公开(公告)日：2007-03-29

    申请号：DE102004005697

    申请日：2004-02-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： COWLEY ANDY ,  STETTER MICHAEL ,  KALTALIOGLU ERDEM

    IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

    Abstract: A conductive line is formed in a first insulating layer. A second insulating layer is formed over the conductive line and the first insulating layer. A via extends through the second insulating layer to contact at least the top surface of the conductive line. The via also extends through the first insulating layer to contact at least a top portion of at least one sidewall of the conductive line. The conductive line sidewall may include an outwardly extending hook region, so that a portion of the via is disposed beneath the conductive line hook region, forming a locking region within the via proximate the conductive line hook region.

    5.
    发明专利
    未知

    公开(公告)号：DE102004010352B4

    公开(公告)日：2006-10-19

    申请号：DE102004010352

    申请日：2004-03-03

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： COWLEY ANDY ,  HOINKIS MARK ,  KALTALIOGLU ERDEM ,  STETTER MICHAEL

    IPC: H01L21/768

    Abstract: Interconnect layers on a semiconductor body containing logic circuits (microprocessors, Asics or others) or random access memory cells (DRAMS) are formed in a manner to significantly reduce the number of shorts between adjacent conductor/vias with narrow separations in technologies having feature sizes of 0.18 microns or smaller. This is accomplished by etching to form recessed copper top surfaces on each layer after a chemical-mechanical polishing process has been completed. The thickness of an applied barrier layer, on the recessed copper surfaces, is controlled to become essentially co-planar with the surrounding insulator surfaces. A thicker barrier layer eliminates the need for a capping layer. The elimination of a capping layer results in a reduction in the overall capacitive coupling, stress, and cost.

    6.
    发明专利
    未知

    公开(公告)号：DE102004005697A1

    公开(公告)日：2004-08-26

    申请号：DE102004005697

    申请日：2004-02-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： COWLEY ANDY ,  STETTER MICHAEL ,  KALTALIOGLU ERDEM

    IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

    Abstract: A conductive line is formed in a first insulating layer. A second insulating layer is formed over the conductive line and the first insulating layer. A via extends through the second insulating layer to contact at least the top surface of the conductive line. The via also extends through the first insulating layer to contact at least a top portion of at least one sidewall of the conductive line. The conductive line sidewall may include an outwardly extending hook region, so that a portion of the via is disposed beneath the conductive line hook region, forming a locking region within the via proximate the conductive line hook region.

    9.
    发明专利
    未知

    公开(公告)号：DE102004010352A1

    公开(公告)日：2004-09-23

    申请号：DE102004010352

    申请日：2004-03-03

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： COWLEY ANDY ,  HOINKIS MARK ,  KALTALIOGLU ERDEM ,  STETTER MICHAEL

    IPC: H01L21/768

    Abstract: Interconnect layers on a semiconductor body containing logic circuits (microprocessors, Asics or others) or random access memory cells (DRAMS) are formed in a manner to significantly reduce the number of shorts between adjacent conductor/vias with narrow separations in technologies having feature sizes of 0.18 microns or smaller. This is accomplished by etching to form recessed copper top surfaces on each layer after a chemical-mechanical polishing process has been completed. The thickness of an applied barrier layer, on the recessed copper surfaces, is controlled to become essentially co-planar with the surrounding insulator surfaces. A thicker barrier layer eliminates the need for a capping layer. The elimination of a capping layer results in a reduction in the overall capacitive coupling, stress, and cost.

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