中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

5 records (took 0.021 seconds)

    Improved ddr-ii-dram data path
    1.
    发明专利
    Improved ddr-ii-dram data path 审中-公开
    改进的DDR-II-DRAM数据路径

    公开(公告)号：JP2006202469A

    公开(公告)日：2006-08-03

    申请号：JP2006010481

    申请日：2006-01-18

    Applicant: Infineon Technologies Ag ,  Nanya Technology Corp ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト ,  ナンヤ テクノロジー コーポレーション

    Inventor： FEKIH-ROMDHANE KHALED ,  LIU SKIP SHIZHEN

    IPC: G11C11/409 ,  G11C11/407

    CPC classification number: G11C7/1078 ,  G11C7/1018 ,  G11C7/1087 ,  G11C7/1096

    Abstract: PROBLEM TO BE SOLVED: To provide technology and circuit constitution by which switching operation required for giving and taking of data between a memory array and an external data pad is supported. SOLUTION: In the writing path, switching operation includes a process in which many bits continuously received in a single data pad are latched and assembled. a process in which the bits are re-arranged based on an access mode (e.g. interleave or continuation), and a process in which scramble operation is performed based on chip constitution (e.g. 4 times, 8 times, or 16 times) and an accessed bank position. The same operation (in inverse order) is performed in the reading path. and data read out from a device can be assembled. COPYRIGHT: (C)2006,JPO&NCIPI

    Abstract translation: 要解决的问题：提供支持在存储器阵列和外部数据焊盘之间提供和取出数据所需的切换操作的技术和电路结构。 解决方案：在写入路径中，切换操作包括其中在单个数据焊盘中连续接收的许多位被锁存和组合的处理。 基于访问模式（例如交织或继续）重新排列比特的过程，以及基于芯片构成（例如，4次，8次或16次）进行加扰操作的处理和被访问的 银行头寸。 在读取路径中执行相同的操作（以相反的顺序）。 并且可以组装从设备读出的数据。 版权所有（C）2006，JPO＆NCIPI

    2.
    发明专利
    未知

    公开(公告)号：DE102005054898A1

    公开(公告)日：2006-06-01

    申请号：DE102005054898

    申请日：2005-11-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FEKIH-ROMDHANE KHALED ,  HOKENMAIER WOLFGANG ,  HUMMLER KLAUS

    IPC: G11C29/18 ,  G06F12/00

    Abstract: A method of controlling an internal address counter which provides a count used in accessing a storage cell array to provide increased flexibility in the performance of a test on the array, comprising, rendering a normal overflow condition of the counter modified, thereby enabling alteration of the count provided by the counter in accordance with the requirements of the test being performed on the array.

    Speichervorrichtung mit einer anschlussflächennahen Ordnungslogik
    3.
    发明专利
    Speichervorrichtung mit einer anschlussflächennahen Ordnungslogik 未知

    公开(公告)号：DE112006000217B4

    公开(公告)日：2015-08-06

    申请号：DE112006000217

    申请日：2006-01-12

    Applicant: INFINEON TECHNOLOGIES AG ,  NANYA TECHNOLOGY CORP

    Inventor： FEKIH-ROMDHANE KHALED ,  LIU SKIP SHIZHEN

    IPC: G11C7/10 ,  G11C11/407 ,  G11C11/4093

    Abstract: Eine Speichervorrichtung, die folgende Merkmale aufweist: ein Speicherarray oder mehrere Speicherarrays; eine Mehrzahl von Datenanschlussflächen; und einen Pipeline-Datenweg zum Übertragen von Daten zwischen dem einen oder den mehreren Speicherarrays und der Mehrzahl von Datenanschlussflächen, der eine Anschlussflächenlogik (150) zum Puffern von Datenbits, die sequentiell zwischen den Datenanschlussflächen und einer externen Vorrichtung ausgetauscht werden, eine Umordnungslogik (160) zum Umordnen von Datenbits, die durch die Anschlussflächenlogik empfangen werden oder durch dieselbe ausgegeben werden sollen, wobei die Datenbits zwischen der Anschlussflächenlogik und Umordnungslogik parallel ausgetauscht werden, und eine Verwürfelungslogik (170) zum Verwürfeln von umgeordneten Datenbits vor einem Schreiben derselben zu dem einen oder den mehreren Speicherarrays zumindest teilweise basierend auf physischen Positionen anvisierter Speicherzellen aufweist, was zu logisch benachbarten Speicherzelldatenpositionen führt, die physisch nicht benachbart sind; wobei die Umordnungslogik (160) mit der Anschlussflächenlogik (150) in einer Eingabe/Ausgabe-Pufferstruktur (I/O-Pufferstruktur) des Pipeline-Datenwegs integriert ist und die Verwürfelungslogik (170) in einem getrennten Logikblock integriert ist; und wobei die Anschlussflächenlogik (150) mit einer externen Taktfrequenz betrieben wird und die Umordnungslogik (160) und die Verwürfelungslogik (170) mit einer Kerntaktfrequenz betrieben werden, die niedriger als die externe Taktfrequenz ist.

    4.
    发明专利
    未知

    公开(公告)号：DE112005003228T5

    公开(公告)日：2007-11-08

    申请号：DE112005003228

    申请日：2005-12-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FEKIH-ROMDHANE KHALED ,  PFEIFFER JOHANN

    IPC: G11C29/20 ,  G11C8/06

    Abstract: A memory circuit comprises a memory and an internal column counter for a read sequence in a compression test mode of the memory. The memory comprises an array of memory cells. The internal column counter is configured to provide a first column address for generating a compression register of expected data to compare to data read from the array of memory cells in response to a first read command, latch a second column address in response to a second read command while the first read command is executing, and provide the second column address for generating the compression register of expected data to compare to data read from the array of memory cells in response to the second read command once execution of the first read command is completed.

Patent Agency Ranking